2025年存储设备行业深度：“两存”奋起直追，设备乘风而起

一、DRAM：AI 模型进步的主要“卡点”之一

（一）Transfomer 模型对内存提出了更高的要求

内存芯片是一种半导体存储载体，用于“临时”存储数据。以便向执行计算的逻辑 组件提供数据，应用于个人电脑、数据中心等设备，也被称为随机存取存储器（RAM）。 如果将不同的半导体和人类的工作相比，逻辑芯片相当于执行思考计算的功能，而 闪存芯片（NAND等）则相当于长期保存数据的书架，内存芯片（DRAM等）则相 当于人类在执行数据处理时正在使用的或者随时备用的书。

半导体存储载体有多种类型，可以根据存储容量和处理速度分类。处理速度一般通 过带宽表示“带宽越宽，处理速度越快”，由于处理速度和存储容量之间存在权衡， 根据应用需求选择具有最佳存储容量和带宽组合的存储芯片。 DRAM（动态随机存取存储器）速度较快且价格较高，因此常用于个人电脑、数据 中心和智能手机的内存；NAND（非易失性存储）则由于其处理速度较慢，通常用 作存储；还有诸如寄存器和静态随机存取存储器（SRAM）等存储设备，它们临时 存储数据以供逻辑运算，这些通常位于逻辑内部，一般被视为与存储器分开。

Transformer架构的提出了引领了新一波的AI革命。根据阿里云开发者公众号25年8 月发布的《AI基础知识从0.5到0.6——Transformer架构为何能统治AI领域？》，2017 年谷歌提出了Transformer机制，核心创新就是自注意力机制（Self-Attention），该 机制对序列中的每个元素（token）与序列中所有其他元素之间的关系进行建模，用 于捕获序列元素之间的依赖关系，让模型在处理某个token时，可以动态关注同一序 列中其他对其有重要影响的token。 Transformer模型相较于传统的模型，在多个方面具有显著的优势：

1.并行运算

Transformer完全摒弃了递归计算，使用掩码自注意力机制在训练阶段能够同时对整 个序列进行处理，加速模型训练过程。

2.长距离依赖

Transformer通过自注意力机制，每个token都能直接与整个序列中的所有token建立 联系，全局感知能力极大提高了对长序列上下文的理解能力。

3.丰富的特征表示

多头注意力机制让Transformer可以从多角度捕获语义特征，更全面地表示复杂的信 息依赖。 Transformer在计算效率、长距离依赖建模、特征表示能力和任务泛化性等方面具备 明显的优势，彻底颠覆了序列建模的传统方式，成为现代NLP和更广泛任务中的核 心架构。

根据《Heterogeneous Memory Opportunity with Agentic AI and Memory Centric Computing》（Jinin So），构建一个强大的“Agentic AI”，因为自注意力机制（该 机制需要对序列中的每个元素（token）与序列中所有其他元素之间的关系进行建 模，因此对内存和存储系统提出了前所未有的、多层次的需求和挑战；AI记忆系统 可以被划分为工作记忆（处理当前任务）和长期记忆（知识、技能、经验）。 程序性记忆（模型本身）：随着LLM模型参数量的增长，其自身大小已达到TB级别； 语义记忆（外部知识库）：存储外部知识的向量数据库，其容量需求可达数十TB； 工作记忆（运行时缓存）：在高并发推理时，仅KV缓存一项就能消耗上百TB的内存。 整个系统融合了LLM（如Gemini）、外部数据库（如Milvus）和高速缓存机制，并 通过检索、学习等方式进行交互，这对数据流动的带宽和延迟提出了极高要求。

“内存墙”的形成。Transformer架构的兴起导致AI模型的程序性记忆（即模型权重） 容量需求呈指数级增长，其速度远远超过了单个GPU上高带宽内存（HBM）的增长 速度，从而形成了一道“内存墙”。 内存的增长跟不上GPU处理能力的增加。AI模型（特别是LLM）对内存容量的需求 增长是指数级的，而硬件（单个GPU）的内存容量供给增长是相对线性和缓慢的， 这个日益扩大的差距意味着单个GPU已经远不足以容纳一个完整的大型语言模型， 例如一个需要350GB内存的GPT-3模型无法直接加载到只有80GB HBM的A100 GPU中。

为了解决“内存墙”问题，唯一的办法就是使用多个GPU协同工作，其首要目的就 是将所有GPU的HBM容量汇集起来，形成一个足够大的内存池来“装下”整个模型。 这解释了为什么现代LLM推理和训练集群通常由数十甚至数百个GPU组成。

Transformer的注意力得分可以完全并行计算，这完美契合了GPU的架构，极大地提升了训练效率，使得训练拥有数千亿甚至万亿参数的超大规模模型成为可能。 LLM推理分为两个阶段，瓶颈也不尽不同: 处理用户输入的Prefill阶段是计算密集型的，瓶颈在GPU的算力； 逐字生成回答的Decoding阶段是带宽密集型的，瓶颈在于从HBM中读取模型权重的 速度，在生成回复的每一步，GPU的强大算力都无法完全发挥，因为它在“等待” 数据从内存中送达。因此，提升内存带宽是降低Decoding阶段延迟的最直接手段。 除了模型权重，不断增长的KV缓存（属于工作记忆）也需要在每个token生成步骤 中被高速读写，下图中标注的“10毫秒内加载40GB”具体说明了这种需求已经达到 了4TB/s级别，只有HBM这样的技术才能满足（下文会详细解释）。

AI的“工作记忆”在技术上体现为LLM的“上下文窗口”，它是AI进行复杂、多步 推理和决策的工作台与基础。它的核心功能是整合所有相关信息以支持连贯思考。 通过将系统指令、历史对话、用户问题、外部知识（来自语义记忆）和模型的中间 思路全部“尽收眼底”，LLM才能进行全面、有深度的推理，而不是孤立地看问题。 KV缓存是内存消耗的“大头。与固定大小的模型权重不同，KV缓存的大小与工作 负载（批处理大小x上下文长度）成正比，在重负载下会急剧膨胀，成为最主要的内 存消耗项，KV缓存很容易就会耗尽昂贵且有限的GPU HBM内存。

吞吐量是人工智能加速器的命脉。人工智能加速器的关键特征是高度并行化，并针 对吞吐量进行了优化，需要带宽来将处理好的数据移出芯片，同时为加速器单元提 供更多处理数据。 根据Semianalysis，从英伟达的路线图中，可以看出HBM容量从A100的80GB （HBM2E）快速增长到Rubin Ultra的1024GB（HBM4E），每块芯片的内存带宽也 显著增加，每一代HBM在容量和吞吐量上的提升（无论是H100的80GB（带宽3TB/s）， 还是GB200的192GB（带宽8TB/s），都会迅速促使开发者增加模型参数数量、扩 展上下文长度并扩大KV缓存占用空间。 在大语言模型（LLM）推理过程中，所有模型权重会永久驻留在封装内的高带宽内 存（HBM）中，确保GPU可无延迟地调取这些权重；除外，HBM还需存储KV缓存。 每当模型需要生成下一个token时，GPU会先从HBM中读取权重，同时调取全部KV 缓存——以便在自注意力阶段将新token与对话历史进行比对。

（二）AI 有效拉动了 DRAM/HBM 的需求

HBM将从2024年的174亿美元增加至2030年的980亿美元。根据《Memory Market overview 2025 Update》（Josephine Lau），2024年全球存储市场约1700亿美元， DRAM约970亿美元，其中HBM 174亿美元，到2030年HBM将增长至到980亿美元， 年增速高达33%。

根据《Memory Market overview 2025 Update》（Josephine Lau），2024年存储 市场按技术划分，DRAM（含HBM）占57%，NAND占40%，NOR占1.7%，NVM 占 0.1%。 2020-2025年，2022年经历了周期“低谷”，市场同比下滑34%，厂商扩产叠加消 费电子需求疲软，导致行业库存高企（库存周转天数超90天），被迫降价去库存； 2023触底后2024年重回增长，2024年同比增长78%至1700亿美元；其中HBM收入 从2023年的10亿美元飙升至2024年170亿美元（同比+1600%），拉动DRAM整体 增长。展望2025年，增速保持在18%。

数据中心将有效拉动市场增长。根据《Memory Market overview 2025 Update》 （Josephine Lau），数据中心相关芯片需求（按照百万片/年，下同）年均增长率 高达9%，AI和云计算是主要驱动力；汽车增速最快，年均增长率21%，智能汽车和 自动驾驶带动了需求；PC年均增长2%；手机年均下降3%，说明移动市场趋于饱和； 消费电子小幅下滑，年均约-1%。

主要存储价格大幅上涨。根据Wind引用DRAMexchange的相关数据，选取DDR3、 DDR4、DDR5三个产品，DDR4的价格从25年年中开始快速提高，DDR5则是从25 年9月份开始暴涨，而DDR3上涨亦从25年年中附近开始，各产品与年初的价格相比， 上涨了350%~1065%不等，显示了AI的需求增加与供给的紧缺共同作用下，存储产 品的价格有了大幅上涨，也进一步论证了存储的“稀缺性”。

（三）存储领域以三巨头为主，长存&长鑫奋起直追

DRAM市场由三星、海力士、海光占据主要份额。根据Counterpoint，2025年第二 季度，SK海力士以38%的市场份额位居第一，以强劲的HBM销量领先；三星电子以 32%的市占率位居第二，中国厂商长鑫存储全球市占率约5%。 HBM市场SK海力士一家独大。根据Counterpoint，2025年第二季度SK海力士以64% 的份额主导DRAM市场，三星电子因对华出口减少，今年上半年其份额出现下降。

三星与SK海力士占NAND约一半份额。根据Counterpoint，25年第二季度三星以32% 的市场份额保持领先地位，而SK海力士则录得最大增幅；由于对苹果高度依赖， Kioxia的份额在季节性影响下降至14%；中国厂商YMTC的收入份额达到9%，接近 两位数。

根据《Memory Market overview 2025 Update》（Josephine Lau），按销售区域分， 美国是第一大Memory市场，中国居于第二。 DRAM市场：中国占比26%（250亿美元），仅次于美洲（约占35%）。 NAND市场：中国占比33%（$220亿美元），高于DRAM占比。

根据《Memory Market overview 2025 Update》（Josephine Lau），三星和Hynix 在中国销售最高，CXMT和YMTC几乎100%依赖中国市场。 对比中国市场与中国厂商的市占率，中国厂商的市占率还有较大的上升空间。 DRAM市场：中国占比26%，而中国厂商CXMT（长鑫存储）只占5%（Counterpoint 数据），还有5倍的空间。 NAND市场：中国占比33%，而中国厂商YMTC（长江存储）只占9%（Counterpoint 数据），还有3-4倍的空间。

根据《Memory Market overview 2025 Update》（Josephine Lau），对于DRAM和 NAND生产和供应地分布情况，韩国占45%（三星与SK海力士均为韩国公司），中 国占24%，日本占16%，台湾占10%，新加坡占4%，美国占2%。

根据《Memory Market overview 2025 Update》（JosephineLau），2020到2024 年存储产业在NAND和DRAM上的资本开支变化很明显： 三星一直保持领先，2024年投入接近250亿美元，稳居全球第一； SK海力士紧随其后，2024年的支出相比之前有小幅收缩； 美光较为稳定，大部分时间位于三星与SK海力士之后； CXMT和YMTC 2024年加大投入（尤其是CXMT增加明显），展现了中国厂商在存 储产业上加速追赶的势头。

全球存储投资格局依然是“韩美领跑”，但中国厂商正迎头赶上。

根据《2025 DRAM Market – Tight Supply Persists》（Avril Wu），三星DRAM总 产能680K/月，TSV占120K/月；SK海力士总产能655K/月，TSV占170K/月；美光 （Micron）总产能500K/月，TSV占150K/月；长鑫（CXMT）产能300K/月，扩产幅 度最大的厂商。 DRAM总产能增长，2024年底全球DRAM月均产能约1800K，2025年底预计约 1920K，属于 “小幅增长”；TSV 技术占比提升，TSV（硅通孔，HBM等高端DRAM 的核心封装技术）在全球 DRAM 容量中的占比2024年底约15%，2025年底预计升 至19%。

DRAM的方面，根据《Memory Technology Trends & Outlook - DRAM&NAND》 （Jeongdong Choe）中对三星、SK海力士和美光在D1b（D1β）制程的CELL对比，整体从参数上来看：三星在芯片尺寸、位密度、单元尺寸、特征尺寸等核心指标上 领先较为领先，工艺最优；SK海力士：参数整体居中，采取DDR5（三星/美光示例 为LPDDR）作为对比；美光：参数（单元尺寸、特征尺寸）相对保守，金属层数更 多，布线设计更复杂。 从工艺/材料上来看，顶板材料（Top Plate Mterials），三星是在TIN上镀230nm的 SiGe，海力士是在TiN上镀54nm的W和95nm的SiGe，而美光是在海力士是在TiN上 镀100nm的W和88nm的SiGe；电容电介质（Cap Dielectric Detected），三星采用 了 HfO/ZrO/ZrAlO （ 负 偏 置 氧 化 物 ， NBO ） ， SK 海 力 士 采 用 了 ZrO/HfAlO/ZrAlO/HfAlO/ZrAlO，美光则采用了ZrO/HfAlZrO/HfZrO/AIO；在金属布 线层上，三星为6层（1层钨、4层铜、1层铝）+重分布层（RDL），SK海力士为5 层（1层钨、3层铜、1层铝）+重分布层（RDL），美光则为7层（2层钨、4层铜、1 层铝）+重分布层（RDL）。

根据《Memory Technology Trends & Outlook - DRAM&NAND》（Jeongdong Choe）， 因为制程的差异，在集成度上，长鑫G4的位密度（239Mb/mm²）约为国际（三大厂 商）D1b代的53%-55%，单元尺寸、芯片尺寸也更大，意味着核心制程的差距； 工艺节点上，长鑫G4特征尺寸（16.0nm）比国际D1b代（12.5-13.1nm）落后约2-3nm， 但已接近国际厂商的D1系列代际； 材料/结构上，长鑫G4的栅极材料、电容电介质已采用与国际厂商类似的复合结构， 技术路线逐步接轨。

NAND方面，根据《Memory Technology Trends & Outlook - DRAM&NAND》 （Jeongdong Choe），整体体现了“层数越高，位密度整体越高”，长江存储（YMTC） 依托 Xtacking技术（从Xtacking4.0到Xtacking4.X），层数从160L（对应512Gb TLC 芯片）提升至267L（对应1Tb TLC芯片），位密度从约7.09Gb/mm²升至约15.69 Gb/mm²，体现了长江存储在制程不占优势的背景下，仍然能靠技术创新逐步拉近与 国际厂商的差距； 美光：276L 1Tb TLC芯片的位密度处于领先水平（接近27 Gb/mm²），高层数 + 先 进工艺使其位密度在主流厂商中表现突出； 其他厂商（三星、铠侠、SK 海力士等）也呈现了“层数增加→位密度提升” 的趋势， 早期低层数产品位密度较低，随着堆叠层数突破200层，位密度普遍升至15Gb/mm² 以上，先进的水平已经达到25Gb/mm²以上。

根据《Memory Technology Trends & Outlook - DRAM&NAND》（Jeongdong Choe）， 3D NAND“最小垂直栅极间距（Min. Vertical Gate Pitch）显示出了随堆叠层数变化 的逐渐缩小的趋势”，三星间距优化幅度最大，从早期（低层数）的约68nm，随层 数增加降至约43nm，后期间距在主流厂商中处于较低水平（工艺更密集）；铠侠的 栅极距离稳定下降，从约65nm降至约44nm，已经接近三星的水平；SK 海力士从 约55nm降至约46nm，间距优化幅度较明显，离三星的距离有所缩小；美光早期间 距约50nm，随层数增加持续缩小，后期工艺密集度进一步提升，达到约45nm；长 江存储随层数提升，间距从约58nm逐步降至约46nm，接近行业主流水平。

根据《Memory Technology Trends & Outlook - DRAM&NAND》（Jeongdong Choe）， 随着制程的发展，各家采用混合键合（HybridBonding）时间不尽相同，三星从2014 年32L/48L3DV-NAND起步，逐步升级到236L（2023）、286L（2025），后续向4xL/5xL 层数演进，预计在2025-2026年采用混合键合；铠侠从早期低层数产品升级到218L （2023），2024年左右转向混合键合；美光从76L、232L逐步升级，2025年前后启 用混合键合；长江存储依托自研Xtacking架构，从32L（Gen.1）升级到232L（Gen.5）， 2019年前后采用混合键合，后续向4xL/＞10xx层的超高堆叠演进；SK 海力士从36L 升级到375L，结合4DPUC架构启用混合键合。 各主流厂商（包括长江存储）均计划在2025年前后大规模采用混合键合，推动3D NAND向“更高容量、更高性能”的方向发展，而长江存储凭借自研的Xtacking架构 较早的引入了混合键合。

从市场规模来看，中国的市场占比和中国厂商的市占率存在明显差距，长鑫存储和 长江存储均有较大的市场拓展空间；从技术来看，中国厂商由于制程上的差异，距 离世界主流厂商还有一定差距，但是各家通过努力追赶世界先进水平，与世界先进 水平的差距进一步缩小。

二、存储工艺：驱动存储芯片技术不断前进

（一）DRAM：依靠电容存储信息的“临时中转站”

DRAM（动态随机存取存储器）是一种计算机组件，处理器在其中快速存储每秒进 行数十亿次计算所需的信息。 典型的DRAM芯片有三个主要区域：电池阵列，单个比特存储在微小的电容器中； 逻辑区或核心区，感测放大器和字线解码器等设备在此帮助确定如何从单元阵列中 获取数据；外围设备，构成进出DRAM芯片的通信链路。 为了DRAM的性能提高，上述三个区域都要进行微缩，最大限度地提高电容器中可 存储的电荷量、减少感应放大器的变化以及降低电路布线造成的功率损耗。

在DRAM中，随着极板间距减小，电容器可储存的电荷量随之增加，介电材料的选 择亦可提升电荷存储量， “High-K”介电材料能够使得储存更多电荷，常见的材料 包括Ta2O5、HfO2、ZrO2、TiO2。

单元阵列微缩。存储数据的DRAM单元阵列是芯片最大的部分，增加性能必须缩小 电池电容器和晶体管的尺寸，这样可以缩小栅极和位线间距，即采用“更薄的电容+ 缩小的有源区”。高宽比电容的制造难度更高，而且高宽比结构的刻蚀精度更难控 制，可以采用新硬掩模材料来提升刻蚀过程的稳定性；同时通过实时测量调整刻蚀 参数，减少缺陷。有源区缩小后，驱动电流降低会影响DRAM读写速度，产品一致 性也更具挑战，可以用SAQP（自对准四重曝光）或EUV结合高宽比刻蚀实现更精 细的有源区图案；同时尽量减少氧化导致的硅损失、减少离子注入的损伤。

外围逻辑器件微缩。DRAM单元中的数据由外围逻辑器件管理，外围电路主要包括 高速逻辑晶体管和连接DRAM各部分的布线，保持DRAM单元中存储的信息的完整性，就必须最大限度地提高通向该电路的信号。 对于外围电路，当前电介质采用TEOS介电材料（Tetraethyl Orthosilicate（正硅酸 四乙酯），制备二氧化硅（SiO₂）薄膜的前驱体，通过CVD工艺，TEOS可形成均 匀的SiO₂绝缘薄膜），互连用铜，晶体管栅极结构是 “多晶硅/氮氧化硅（Poly/SiON）”， 未来将电介质升级为 “低介电常数材料+先进铜阻挡层”，晶体管栅极替换为 “高K 金属栅（HKMG）”，在适配外围电路缩小需求的同时，同时维持性能。

DRAM堆栈。为了提供人工智能应用所需的大量内存，将DRAM采用3D堆叠的方式 做成HBM，背后的密度和带宽是通过先进的3D封装实现的。

垂直微缩—3D DRAM。3D DRAM是指在垂直方向上存储比特的架构，类似于3DNAND（后文会提及）；但是DRAM的速度几乎是NAND的1000倍，它是通过使用 高迁移率硅衬底作为形成通道的起始材料来实现这一速度的，DRAM的高速度还来 自于电荷可以快速进出电容器。随着DRAM向垂直方向扩展，需要创新材料来实现 高迁移率和超低缺陷沟道。

DRAM的发展方向。根据TEL 25年发布的《Opportunities in Frontend Process Business and Activities in Digital x Green》，DRAM技术节点从2023-2024的1b节 点，逐步推进到2035年的0e节点，每1-2年迭代一个新节点；存储单元布局/结构， 从2D向3D架构升级，早期（1b~1d节点）采用2D结构，先从6F²（存储单元面积， F为特征尺寸）优化到4F²VCT（垂直沟道晶体管），后期（0c~0e节点）将转向3D 架构（1xxL/1yyL），突破2D结构的物理尺寸限制，实现更高密度；从核心参数来 看，特征尺寸将从13~12.5nm提升至7nm，电容间距从39~37.5nm提升至21nm，而 电容的高宽比将从现在的＞50提升至＞80；电容材料，从ZrAlHfO过渡到HfZrO/反 铁电等替代材料，提升电容的电荷存储能力；字线（WL）从TiN升级为低电阻金属， 降低信号传输电阻，提升读写速度；外围CMOS从HKMG演进到FinFET结构，增强 外围控制电路的性能与集成度。

（二）HBM：专为 AI 而生的“高速公路”

为了提供人工智能应用所需的大量内存，芯片制造商已转向高带宽内存（HBM）-- 一种由先进DRAM 堆叠而成的高性能、低延迟架构（前文已经提到，此处不再赘述）。 HBM制造流程需要许多关键的材料工程步骤，包括在晶圆的正面和背面形成互连支 柱和硅通孔（TSV）；除TSV外，微凸块支柱对HBM堆栈的电气和热性能也至关重 要；HBM加工面临的另一个日益严峻的挑战是堆叠非常薄的晶粒，这可能会受到晶 粒翘曲和弯曲的阻碍。

HBM的一个关键步骤是硅通孔（TSV）——用于连接堆叠芯片的垂直导线。HBM需要大约19个增量材料工程步骤，晶圆前侧需要10个HBM步骤来形成前端互连柱和 TSV，这些柱子通过将沟槽蚀刻成硅，然后用绝缘衬线和金属线填充。前端晶圆加 工完成后，晶圆被翻转用于背面加工，另有9个材料工程步骤需要筛选出TSV并形成 后置互连柱。

（三）NAND：长期储存数据的选择

3D NAND是一种非易失性闪存，其单元垂直堆叠，以提高存储密度。3D NAND单 元有多个组件： 通道/位线（Channel/Bitline）：多采用多晶硅（PolySi），是传输数据信号的路径， 负责将单个单元的读写信号传递到外围电路； 核心SiO：存储单元的核心支撑结构，维持单元的垂直形态； 隧道氧化层（Tunnel oxide）：极薄的氧化层，是电荷注入与提取的通道（写入数 据时，电荷穿过此层进入电荷陷阱层；擦除时，电荷从此层导出）； 电荷陷阱层SiN（Charge trap SiN）：存储数据的核心区域，通过“是否存储电荷” 来表示二进制数据（如存电荷为1、无电荷为0）； 阻挡氧化层（Blocking oxide）：防止电荷陷阱层的电荷泄漏，保障数据稳定性； AIO/TiN/W（控制栅/字线，Control gate/Wordline）：这些是控制栅的材料层，“字 线”用于选中特定的存储单元，控制其读写操作。

横向微缩。横向扩展需要减少阶梯面积、外围电路面积和狭缝面积。阶梯的作用是 作为栅极导线的垫板，通过在宽度方向而不是长度方向放置更多导线，制造商可以 节省阶梯的总长度，这种 "之 "字形阶梯的形成带来了一些挑战，例如需要进行更深 的刻蚀并控制轮廓，以及保持临界尺寸和刻蚀速率的一致性。 横向微缩的另一个方向是外围CMOS面积。制造商正在将外围晶体管移至内存阵列 下方或上方，目标是节省芯片面积。阵列下CMOS（CMOS under Array，CuA）的 主要优点是制造成本和产量损失较低，但是CuA中的CMOS结必须在单元形成之前 制造；与CuA相比，阵列上CMOS（CMOS over Array，CoA）中的CMOS晶体管 必须在单独的硅晶圆上制造，随后将两片晶圆键合在一起，以实现金属连接。

3D NAND微缩的第二种方法是垂直方向微缩。需要增加更多的线对，但随着高度和 长宽比的增加，成本效益也会降低。在堆叠高度相同的情况下，缩小每一对的厚度 可以增加堆叠层数。但随着堆叠高度的缩小，在更换栅极工艺中去除硝酸硅并用金 属填充空间的难度也会逐渐增加。 由于增加了对数，因此需要更厚的硬掩膜沉积和刻蚀来进行后处理。但是较厚的硬 掩膜会增加整体堆叠高度，从而导致较高的纵横比，可以选择选择性更强、应力更 低的硬掩膜，从而使硬掩膜更薄。阶梯形成后，刻蚀的区域必须填充电介质薄膜， 可以采用等离子体增强高纵横比工艺，这种薄膜的沉积速率极高，应力可调，与其 它替代工艺相比，其加工后的收缩率也最低。 垂直微缩的下一个关键工艺是高纵横比导线的金属间隙填充。在3D NAND中，CVD 钨（W）被广泛应用于垂直方向的许多连接，随着堆栈高度的增加，这种金属填充 工艺面临两个挑战。首先，深导线具有桶形轮廓，当导线填充钨时，导线顶部可能 会被掐断，从而在内部滞留腐蚀性气体，这可能会在之后损坏模具的大部分部件。 其次，这些金属在生长过程中通常会产生较高的拉伸应力，从而导致晶圆变形，并 使邻近的精细特征出现裂纹。可以采用接缝抑制钨技术，该工艺包括一个成核和处 理步骤，可抑制薄膜在顶部生长，从而实现更均匀、无缝的自下而上填充。

3D NAND的发展方向。根据TEL 25年发布的《Opportunities in Frontend Process Business and Activities in Digital x Green》，3D NAND的容量提升核心依赖“垂直 堆叠层数增加”： 堆叠层数（Stack）：从2024年的3xxL（数百层），逐步升级到2035年的2xxxL（超 两千层）； 垂直层级（Tier）：从2-3层逐步增加到7-10层，垂直结构的分组优化；垂直间距（Vertical pitch）：从39-45nm持续缩小至33-37nm，更小间距支撑更多层 堆叠； 存储高度（Memory height）：从12-14μm增长到70-84μm。 对于核心结构与材料的迭代： 电荷陷阱（Chargetrap）：从“连续CT”→“CT隔离”，逐步提升电荷存储的稳定性 与密度； 通道（Channel）：从“多晶硅晶粒CIP”→“金属诱导横向结晶（MILC¹/MIC²）”， 优化通道导电性与均匀性，降低读写延迟； 字线金属（WLmetal）：从“钨（W）/钼（Mo）”过渡到以Mo为主，核心是降低字 线电阻、提升信号传输速度； 存储孔密度（#holes btw.Slits）：每狭缝间的存储孔数量从14-20增至>36，大幅提 升存储阵列的面积密度。 布局与外围电路的升级： 布局/结构（Layout/Structure）：从“阵列下（Underarray）”逐步转向“键合（Bonding） /多键合（Multi Bonding）”，依赖晶W2W等先进封装技术，支撑超高层堆叠； 外围CMOS（Peri. CMOS）：从“多晶硅栅”升级为“高k金属栅（HKMG）”，提升 外围控制电路的性能与集成度。 整体来看，3D NAND以“堆叠层数爆炸式增长”为核心，配套结构、材料、封装技术 的升级，推动3D NAND向“更大容量、更高密度、更优性能”演进；同时，还会有“铁 电/反铁电NAND（Fe/Re NAND）”等新的存储技术。

三、存储设备：推进工艺进步的主要抓手

国内半导体设备厂商积极研发，助力中国存储厂商不断突破。国内的半导体厂商主 要分为三类，一种为专门致力于半导体设备研发的龙头公司，以北方华创、中微公 司、拓荆科技为代表；一种为其他行业跨界而来并取得不错成果的公司，比如从光 伏公司跨界而来的微导纳米、迈为公司等为主要代表；一种为后道封装段的设备公 司，以长川科技、华峰测控、精智达等测试机设备公司为主。我们认为，在先进制 程设备国内无法获得的背景下，国内的设备厂商将于下游晶圆厂一道推动中国半导 体行业尤其是先进制程的发展。

（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）