2025年电子行业深度报告：乘“封”破浪，面板级封装的投资新蓝海

一、先进封装市场概览

2024年半导体市场在生成式AI及数据中心需求推动下显著复苏，同时也得益于智能手机和PC等主要市场的部分复苏以及存储领域的回暖。2024年，封装市场整体 同比增长16%至1055亿美元，其中先进封装市场同比增长20.6%至513亿美元，占比接近50%。根据Yole预测，封装市场整体规模有望在2030年至1609亿美元， 其中先进封装规模有望增长至911亿美元，2024-2039年复合增长率达10%。

高端算力芯片驱动先进封装市场。当前主流高端算力芯片均采用2.5D封装技术，如英伟达B系列及下一代Rubin架构均采用台积电CoWoS-L封装工艺；AMD高端算 力卡MI300X、MI355X则采用台积电CoWoS-S封装工艺。2024年Q4台积电CoWoS产能至3.5万片（12英寸）/每月，至2025年Q4，台积电CoWoS月产能将达到 7万片/月。

基于高端市场及中低端市场划分，当前中低端市场规模仍主导先进封装市场。但随着生成式AI、边缘计算以及智能驾驶ADAS对性能需求的 扩张，预计2029年，高端市场份额将从2023年的8%提升至33%。

二、为何需要先进封装？

摩尔定律决定了单个功能Chip的算力或处理数据能力，通过先进制程缩小Chip内部的颗粒度以提升单个芯片的密度。如果把整个GPU或CPU比作一辆赛车，AI Chip作为赛车的引擎决定了GPU或CPU的潜在速度能力。

但是，不同功能和工艺的模块（CPU, GPU, HBM, SiPh, AI Chip等）仍然需要互连工作，而非独立工作。所以，衡量一辆赛车的能力绝非是单纯的引擎参数， 而是整车的性能。所以，先进封装及封装材料是提升系统级别整体性能的关键，当前的先进封装已完全渗透至高端算力卡。

驱动封装的是什么？一则，先进制程摩尔定律的尽头，封装摩尔定律的开始。摩尔定律实际上是一则商业定律，是指集成的单位面积的晶体管数量上升伴随着单个晶体管价格 下降。当晶体管大小微缩至分子，甚至原子大小时，先进制程的代价会导致规模化效应大幅锐减，从而打破了单个晶体管价格下行的规则。那么，如何以更低成本带来更高性 能则转向了从系统层面考虑的封装工艺。二则，随着下游对多样化功能的需求，功能器件之间的交互更加频繁，水平角度体现在于GPU与VRAM（显存）之间，垂直角度体现 在PCB与芯片间的线宽/线距巨大差异。如何以更低成本高效实现芯片间与芯片内部高速互连，提高系统整体性能是驱动封装的核心。

封装的摩尔定律不再于对单个芯片的集成密度的需求，而是在于高输入/输出端口（高I/O），另一个角度体现在凸点间距，越小的间距（L/S）意味着越高的IO密度。尽管摩 尔定律一直只适用于单个IC，但如今这个概念开始体现在了封装领域。20世纪60年代采用的引线键合IO数量仅16个，而当前采用硅转接板的封装技术的IO数量增长至封装面 单位平方毫米远大于18个，且线宽/线距微缩至1μm。

为了提升IO密度，采用扇出工艺和嵌入式封装或两者结合的嵌入式扇出工艺。扇出或嵌入式的优点则是上文所说的改善互连性能，一则通过芯片倒装到基板（凸点 形成I/O端，较引线键合距离短），芯片和基板的互连距离较短。二则通过扇出型工艺（扩大尺寸）可实现更高密度的布线（沉积RDL层），从而匹配更高IO需求。

嵌入式封装（embedded）意味着将芯片嵌入基板内，并在芯片上建立RDL布线层，因此也被称为芯片前置（chip first)，通过环氧树脂（EMC）将IC塑封到晶圆 上，RDL布线直接沉积在重组IC上，因此芯片与封装或电路板之间互连非常短。另外，由于嵌入式封装将芯片嵌入基板且可以通过研磨工艺减薄封装体大小，所以 相对而言有更小尺寸。

三、为何需要面板级封装？

面板级封装（PLP）是一种针对当前晶圆级制造的先进封装（包括WLCSP、扇出型封装和2.5D有机中介层）的高性价比解决方案。从系 统设计角度，晶圆级封装方案大多数可以在面板级封装完成。除先进封装外，PLP还可替代传统引线框架QFN等封装技术，适用于射频、 功率或MCU等小型简单封装应用。

在Chiplet和异构集成的推动下，未来半导体封装尺寸将持续增大。面向服务器和数据中心AI应用的高端封装采用超大尺寸IC基板及各 类2.5D中介层。为实现最优性价比的系统性能，集成更多Chiplet和存储器至关重要。但随着中介层尺寸增加，单晶圆可产芯片数量锐 减。这一趋势推动行业从硅中介层转向有机中介层，并重新评估晶圆级封装范式，逐步采用更大载板平台（如PLP）。对于尺寸达光罩 极限5.5倍的大型封装，PLP可将载板面积利用率较晶圆级

面向高端高密度（HD）/超高清（UHD）扇出封装，行业需开发可靠成熟的细线工艺（RDL线宽/线距≤10/10µm）。对中介层技术则 需突破2/2µm及以下精度以满足高密度芯片互连需求。此场景优选芯片后置法——因封装所用芯片成本高昂，先在载板上制作并测试 RDL结构，再组装芯片，可显著提升良率并降低损失。

另一方面，封装企业正开发基于PLP的替代工艺流程以取代引线框架QFN结构。PLP方案更具成本效益，提供更灵活的设计/布局空间及 更优的热/电性能。该技术采用厚铜RDL镀层实现芯片互连，支持高电流密度，完全省去引线框架或基板，对PMIC、功率IC、功率模块 和模拟IC等低引脚数器件极具吸引力。此类应用优选芯片前置法以降低制造成本。

四、为何在高端市场基板如此重要？

考虑到封装尺寸的迅速增长及高性能需求，我们认为，无论是基于面板的2.5D封装还是基于晶圆的2.5D封装，基板的重要性均处于较高位置。封装技术囊括包封材 料和工艺、组装材料和工艺、互连材料和工艺、基板材料和工艺、无源元件材料和工艺及基础热学、力学、电子学等。其中，材料构成了电子系统的核心。 在封装工艺中，基板材料（包括芯层）、介电材料、电容材料、电感材料、电阻材料均至关重要，影响封装体的布线密度、信号和电源分配以及可靠性等参数。

封装基板包含有一个或者多个导体布线层以及绝缘层，布线层和绝缘层通常通过薄膜或者厚膜工艺制造而成。包含有布线结构的基板可以通过多种方式与有源芯片链接，例如铜丝键合或 者焊料（Cu柱）。

封装基板的主要用途在于四个方面，传输、散热、保护，功能集成：1、为IC芯片的信号传输和电源分配提供有效的输入输出路径，且信号损失低；2、提供器件工作时所产生的热量的有 效散热路径；3、为器件提供保护，在受到外界机械应力和化学环境腐蚀时，确保器件不受损害或者性能退化；4、提供更大的面积，从而能够放置更多功能芯片。

其中，我们认为对于封装基板及其材料最重要的性质是传输（低损耗），也是持续封装摩尔定律的核心。为了匹配芯片I/O密度的不断提升（I/O数量更多、节距更精细），以满足移动设 备、5G、数据中心、云计算和高性能计算（HPC）等大趋势下的系统需求。这也导致了在芯片间互连分辨率需求向更高密度发展。当前RDL布线线宽/线距需要底部材料可满足10μm之内， 甚至2μm。当前来看，即使高端HDI Board也只能实现25/25至50/50μm，无法满足芯片互连需求。此外，信号完整性也是封装基板及材料需要考虑的因素。

五、COWOP取代基板？

COWOP？Substrate-Less?：我们认为Chip on Wafer on PCB的实际思路并非是substrate-less（去基板），而是在于模糊了PCB与基板之间的定义。换句话而言，无论是 中介层还是基板、PCB其功能均是芯片间传输、散热、保护，功能集成，若实现COWOP技术，相当于需要将基板的功能转移至PCB，基板的技术、材料或仍然通用。

另外，以当前PCB的布线密度和IO密度而言仍然无法实现与中介层的匹配；若要实现COWOP核心是在于寻找能够实现高密度IO的材料，从而使PCB能够匹配硅中介层的L/S、IO Pitch，后续PCB可能走向类基板的定位，传统PCB使用基板材料制备从而实现IC直接封装至PCB之上。从这个角度而言，COWOP与基板并不冲突，基板工艺或运用于PCB之上， 使其能够实现高IO需求。

报告节选：

（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）