2023年电子行业“FPGA五问五答” FPGA在半导体中的位置？

1. FPGA 在半导体中的位置？如何在历史迭代中脱颖而出？

FPGA 是一种特殊的逻辑芯片，和其它逻辑芯片的不同之处在于，用户可以随时定义其硬件功能。FPGA 又 称现场可编程门阵列（Field-Programmable Gate Array），在 1985 年由赛灵思创始人 Ross Freeman 发明， 是在硅片上预先设计实现的具有可编程特性的逻辑芯片。FPGA 的命名反映了诞生时的特征：

1）现场可编程（Field-Programmable）：在 80 年代，芯片的配置大多数保存在掩膜的 ROM 或者 PROM 里，更改芯片功能需要将芯片拆下返回晶圆厂修改，即“Mask-programmable”。而 FPGA 可以使得客户在 拿到芯片后，通过本地或者远程配置 FPGA，即在使用的“现场（Field）”实现。可编程是指 FPGA 底层逻 辑运算单元的连线及逻辑布局没有固化，因此可以实现任意数字逻辑功能。虽然 CPU、GPU 都可以实现编 程，但这种可编程是指改变其寄存器的配置，用户并不能改变其硬件功能。而 FPGA 可编程的是硬件可编程， 内部的逻辑块、连线、I/O 等资源都可以由用户配置，使得同一片 FPGA 既可以在 5G 的基站实现信道编码 的功能，也可以在重新配置后放在数控机床中实现电机控制的功能。因此，FPGA 又被称作“万能”芯片。

2）门阵列（Gate Array）：FPGA 被认为是门（Gate）的“阵列（Array）”，芯片就像一片空白画布一样可 以被配置成实现不同功能的电路。同时，门阵列亦是 FPGA 诞生时对标的竞争产品，是一种可定制的 ASIC， 但只有布线是可改的，而固化的晶体管是预先放置好的无法更改，而FPGA是逻辑单元和布线均可反复更改。 门阵列在 90 年代普遍应用在百万门级的复杂电子系统中，而当时 FPGA 的逻辑门数普遍在不超过 25 万门的 水平。随着电子系统复杂度提升，门阵列的架构愈发冗余，而基于 LUT 的 FPGA 架构更精简，更能胜任高 密度的设计。因此，90 年代末，FPGA 在突破了百万门级的限制后，迅速替代门阵列。

半导体产品可以分为数字芯片、模拟芯片、分立器件、光电子和传感器四大类，数字芯片是最大的市场。其 中，光电子&传感器常见产品有激光二极管、压力传感器，2022 年全球市场规模为 655 亿美元；常见的分立 器件有 IGBT、电容电阻等，2022 年全球市场规模 340 亿美元。在集成电路（IC）中，模拟芯片负责处理时 间和幅值都连续的模拟信号，2022 年全球市场规模达到 890 亿美元；而数字芯片负责处理以高低电平代表 1-0 的数字信号，市场规模 3849 亿美元，占半导体市场近 70%，是半导体中最大的市场。 逻辑芯片是数字电路的主体，负责信号的交互处理。数字芯片主要可以分为三大类：1）微器件 （Microprocessor），即 CPU、GPU、MCU、DSP 芯片，一般负责控制、计算和信号处理，占数字芯片整 体市场规模的 20%；2）逻辑芯片（Logic），负责电子系统内部数字信号的交互和处理，占约 45%；3）存 储（Memory），负责存储的指令和数据，占约 35%，NAND FLASH、DRAM 都是常见的存储芯片。而根据 应用范围的不同，逻辑芯片又可分为通用逻辑和特定应用逻辑（ASSP 和 ASIC）两大类。 FPGA 属于通用逻辑芯片中的可编程器件（PLD），虽然仅占逻辑芯片的 5%，但在不少场景中是必须使用的。

例如，在 5G 基站的信号处理、大型芯片的原型仿真等领域会大量使用到 FPGA 芯片。但如今 FPGA 的应用 早已脱离出了传统的通信领域，以其独特的高并行高灵活的特性，不断向深度学习拓展渗透，在人工智能时 代重要性愈发凸显。尽管 FPGA 现在是个相对小众的市场（全球约 80 亿美元），市场规模仅有微处理器的 大约十分之一，但以其优越的商业模式，和在人工智能时代的潜力，撑起了龙头赛灵思近 500 亿美元的市值。 PLD 诞生的动因来自于 ASIC 和 ASSP 的不足，通过可编程，即可“改”，来满足降低芯片设计风险的需求。 PLD（Programmable Logic Device）即可编程逻辑器件，在 70 年代 PLD 被发明之前，复杂和高性能的电 子系统都是由 ASSP（Application Specific Standard Product）或者 ASIC（Application Specific Intergrated Circuits）实现的，但 ASSP 和 ASIC 制造费时且昂贵，制造完成后功能就固定了，一旦出问题便难以更改， 因此人们需要一种可以在使用时能更改功能，即“可编程”的器件，以减少设计的时间和风险，PLD 应运 而生。作为 PLD 之一的 CPLD，其发明者 Altera 公司的名字也体现了这一特点——Altera 即“Alterable”， 指芯片功能是“可更改”的。

FPGA 并不是第一个被创造出来的可编程逻辑器件，但由于其架构能满足不断增长的容量和速度的需求，最 终打败了 SPLD 等的竞争产品，成为独占鳌头的可编程逻辑器件。1）第一个 PLD 是 PROM，诞生于 70 年 代，与随后的 PLA、PAL、GAL 架构类似，都是基于“与”和“或”的阵列，因此并称为 SPLD（Simple PLD）。 其原理是任何逻辑表达式都可简化为“与-或”或者“或-与”的表达形式。优点是编程简便，但阵列式的结 构特点，使得输入增加时，芯片体积很快就会变得过大。因此，在 80 年代初，2）Altera 发明了 CPLD（Complex PLD），内部用中央连接阵列完成多个 SPLD（PAL）的互联，比全连接节省空间。CPLD 的性能及复杂度要 好于 SPLD，但由于同样是基于乘积项（product-term）的架构，仍无法胜任大型的设计。 随后，3）在 1985 年，赛灵思创始人 Rose Freeman 发明的 FPGA，在容量和可扩展性上要远好于 CPLD，从此弥补了 PLD 和 ASIC/ASSP 的缺环，即可编程器件在大型系统设计上的缺位，并在发明后的 10 年，即 90 年代后，制造 成本大幅降低，开始飞速替代 SPLD 和 CPLD，现在已几乎成为了 PLD 的“代名词”。

发明以来，FPGA 不仅逻辑单元数在不断提升，集成度也在不断提高，向异构化发展。世界上第一片 FPGA 是赛灵思的 XC2064，仅有 64 个逻辑单元，使用 2.5μm 制程。在摩尔定律加持下，FPGA 容量和性能不断 提升。如今，赛灵思最先进的产品为 2018 年开始推出的 Versal 系列，最高拥有 7532K 的逻辑单元，不仅逻辑单元数远超第一片 FPGA，形态亦脱离了传统 FPGA 的范畴，包含了 CPU、DSP、AI 引擎等多个单元， 是一种包含了 FPGA 的异构计算平台（异构即片上有两种及以上的处理器，一般指集成了 CPU）。

此外，FPGA 大多基于 SRAM 技术，使其往往容易跟上最新技术节点，最终在 PLD 中脱颖而出。SPLD 大 多是基于熔丝（PROM）和 EPROM、EEPROM 技术实现可编程，CPLD 大多是基于 EEPROM 或者 Flash， 这些技术都往往落后最新节点一代或更多代。而根据配置单元的不同，FPGA 可以分成三类：1）基于 SRAM 技术的 FPGA，这是 FPGA 的主流技术，虽然 SRAM 易失性的特点使其需要外部的存储来保存配置文件， 但由于 SRAM 总在每一代 CMOS 工艺的最前列，SRAM 型的 FPGA 往往能跟上最新的技术节点，这一特点 足以抵消需要外部存储的不足；2）基于反熔丝的 FPGA，最明显的特点是被射线击中后晶体管不易发生“翻 转”。但反熔丝资源数少，不适合做复杂的信号处理，因此，在宇航级电子系统中常用于监控和重配置 SRAM 型 FPGA，Actel（现 Microchip 子公司）的以其反熔丝 FPGA 闻名；3）基于 EEPROM 或 FLASH 的 FPGA， 特点是能立即启动（Instant-on），因为他们都是非易失性存储，只要配置过一次就能保持电路状态，但技术 节点同样落后 SRAM 一代或更多代。

2. FPGA 如何工作？

要回答“FPGA 提供了什么价值”的问题，我们需要理解 FPGA 的架构和原理，即 FPGA 是如何工作的？FPGA 由可编程逻辑块、可编程连线和可编程 I/O 三大部分组成。其中，1）可编程逻辑块是 FPGA 架构中 最重要的部分，负责承载主要的电路功能；而在电路被映射到各个逻辑块后，预先放置的 2）可编程连线负 责将这些逻辑块以时延最优的方式连在一起，共同构成一个更大规模的电路；最后，由 3）可编程 I/O 负责 FPGA 与外界交互，可以实现诸如将信号串行解串行、将信号延迟以对准时钟等更复杂的功能。 可编程逻辑块本质上由多个 LUT、MUX 和寄存器构建而成，用于承载电路中的一个个逻辑“门”。每个厂商 对自身 FPGA 的可编程逻辑块的称呼不一样，比如赛灵思是 CLB（Configurable Logic Block，可编程逻 辑块），而 Altera 则是 LAB（Logic Array Block）。尽管如此，可编程逻辑块中最重要的两块“积木”就是 LUT（Look-up Table，查找表）和寄存器。以赛灵思传统的 FPGA 为例，1 个 CLB 包含了 4 个 Slice，而 1 个 Slice 由 2 个逻辑单元（Logic Cell，LC）组成。每个逻辑单元包括 1 个 LUT4、若干个多路复用器（MUX） 和 1 个寄存器，可完成时序电路和组合电路，代表 FPGA 的基础容量。现代 FPGA 中往往有数十万个逻辑 块，彼此既可前后相连，也可同时独立地处理 IO 输入的信号，不需要耗费时间处理控制指令，这是 FPGA 并行性好的原因。

其中，LUT 是 FPGA 实现可编程的基础，本质上是一个对应真值表输出的查找表，可以完成任意组合电路 的功能。比如，下图中的组合逻辑（Y= AB + ̅D + C̅）最少需要 3 个逻辑门实现（与门、异或门、或门）， 在 FPGA 里面需要占用到一个逻辑单元。传统的 FPGA 基本是 LUT4（四输入的 LUT），而现代的 LUT 基本 是 LUT6 或者 LUT8。除此之外，LUT 可以当作分布式的 RAM 来使用，比如 LUT4 就是一个 16*1 的 RAM。

通过改变 LUT4 里面的 16 位掩码，就能灵活地对应不同的组合电路，再结合寄存器，可以完成时序电路的 功能，从而实现任意电路的“可编程”。数字电路有两大类：组合电路和时序电路。组合电路的功能就是负 责在特定规则下，将输入的信号转换为输出信号。例如，我们规定当 AB 同时为 1，或者 CD 不同时，输出 才为 1，否则为 0，这一规则对应的表达式为 Y= AB + ̅D + C̅。由于 A、B、C、D 每个变量有“0”和“1” 的选项，所以输出有2 4即16种可能，我们将输入和输出的所有可能列出来，就形成了一张真值表（Truth Table）。 将真值表中输出的16位数值配置到LUT4的SRAM单元中，我们就能把组合电路映射到查找表中。一个LUT4 最多能表示 20 个 2 输入的逻辑门，百万甚至千万门级的电路往往是通过可编程连线，将不同的逻辑单元连 在一起组合而成。而时序电路即“组合电路+存储”，逻辑单元中的寄存器可以用作存储单元，将组合逻辑的 结果送到下一个组合电路的输入端，电路就能像流水线一样同时工作。

可编程连线负责联通 FPGA 中的众多模块，以一种满足时序约束的方式。将目标电路在 FPGA 上实现，包 含了三个最核心的步骤：1） 映射（Mapping）：将电路的逻辑门映射到不同的 LUT 中，形成 LUT 级网表； 2） 包装（Packing）：将这些 LUT 放置到 CLB 中，形成 CLB 级网表；3）布局&布线（Place-and-route）： 将 CLB 放置在合适的位置并彼此相连。由于数据信号的处理和传输需要时间，时钟信号的传递和变化也需要 时间，如果布局和连线的方式不合理，就会出现数据到达下一个寄存器的时间过晚或者过早，即数据采集失败的情况。大型的电路往往有数十万个 CLB 需要相连，这项复杂的工作由 FPGA 厂商的 EDA 工具负责，例 如赛灵思的 Vivado，Altera 的 Quartus，这些 EDA 将电路映射到多个 CLB 上，并且找到合理的布局和连接 方式，确保电路能在用户指定的频率上工作，即满足时序约束。因此，连线的可编程性更多地体现在 EDA 软件对于时序约束的满足能力上。如何提高自家 EDA 在映射、包装、布局&布线这三个核心步骤的效率，以 减少客户的设计用时（进而培养使用习惯），一直都是 FPGA 公司的研发重点，也是其竞争法宝。

布局布线是 FPGA 厂商的独门秘籍，是其 EDA 的核心。完整的 FPGA 设计流程包括三大步骤：设计输入 （Design Entry）、仿真&综合（Simulation & Synthesis）、实施（Implementation）。“设计输入”指将电路用 硬件描述语言（Verilog 或 VHDL）描述，“仿真”即检查描述的电路功能是否完整，“综合”负责电路的映射 和包装，“实施”即布局&布线。在随后的静态时序分析（STA）和调试无误后，形成比特流文件下载到 FPGA 中，电路就可以“跑”起来了。尽管 FPGA 厂商的 EDA 工具能提供一套完整的流程，但在设计大型电路时， 电路的验证仿真往往交给第三方的 EDA 完成，例如 Mentor 的 ModelSim。而 FPGA 的 EDA 则负责进行下一步的综合（甚至综合也可以在第三方 EDA 中完成，例如 Synopsys 的 Synplify）。这是由于电路仿真不涉 及 FPGA 的具体架构，只需考虑电路功能的完整性。随着电路的大型化和复杂化，这一工作逐渐由第三方 EDA 公司承担。而 FPGA 厂商的 EDA 真正核心之处在于布局和布线。因为布局布线涉及 FPGA 的内部具体 架构，这是每家 FPGA 公司的机密，无法交给第三方完成，这是 FPGA 厂商需要自研 EDA 的根本原因。从 FPGA 诞生以来，布局布线就从来只在 FPGA 公司的 EDA 上进行。

可编程 IO 负责 FPGA 和外界的交互，可以对输入和输出信号做复杂的处理。FPGA 通常有几百到上千个管 脚，除了时钟、电源和配置的专用管脚外，大部分管脚负责引入或输出信号。FPGA 的可编程 IO（IO Tile） 是 FPGA 非常重要的部分，由 IOB 模块（Input/output Buffer）和紧邻的 IO 逻辑资源共同组成。外界的信号 从管脚进入 FPGA 的 CLB 之前，首先通过可编程 IO 进行处理。除了可以指定引脚的电压水平和标准外，还 能执行许多复杂的处理。例如，将信号延迟输入以对准 FPGA 内部的时钟，将信号异步或者同步采集等功能。

其中，可编程 IO 中最重要的功能为串行和解串行数据。以赛灵思的 Virtex-7 FPGA 为例，IO Tile 中的 ISERDES 模块可以将输入的串行信号解串行为并行信号，OSERDES 模块可以将输出的并行信号串行，以进行远距离传输。此外，FPGA 中功能相似位置相近的 IO 接口归为一个“簇（bank）”，1 个簇包含 50 个 IO 口，因此 FPGA 的 IO 数量一般为 50 的倍数。一个 FPGA 可以有数十个簇，高达 1000 多个 IO 接口。 现代的 FPGA 是逻辑单元和固化功能的混合体。除了传统的 CLB 模块外，90 年代开始，FPGA 厂商不断将 频繁用到的功能“固化”到 FPGA 中，包括 RAM、DSP、收发器、CPU 等单元，用户可以直接在片上调用， 而不是用逻辑单元实现。这一操作可以极大地提高计算效率，避免浪费宝贵的逻辑资源，节省芯片面积。

除此之外，为了实现更好的性能，现代 FPGA 的逻辑块和互联结构也发生了变化。首先，从可编程逻辑块内 部每个查找表的结构来看，主流的 FPGA 从 LUT4 变成 LUT6 或者 LUT8，以减少逻辑块数量、降低走线时 延，且内部的输入方式可以按需组合。例如，Altera ALM 中的 LUT8，可以按需划分成任意输入组合；赛灵 思 CLB 中的 LUT6，也可以划分成两个 LUT5 使用。其次，逻辑块内部除了 LUT、寄存器、多路选择器这“三 大件”外，还添加进了一些固化电路。例如，赛灵思在其 CLB 内部的每个 Slice 里都固化了进位链，以实现 更快的算术运算。最后，在互联上，同一个 CLB 内部的 SLICE 互不相连，以避免全连接带来的布线延时。

3. FPGA 特点是能“经常改”和“算得快”

在解释完 FPGA 的原理架构后，我们来回答第一个问题，即 FPGA 给用户提供了什么价值？我们将其总结 为能“经常改”和“算得快”： 1）灵活性高，适合高速迭代的场景（能“经常改”）：正如我们前文解答过，只需要改变 FPGA 中 LUT 的掩 码，一片 FPGA 就可以承载另一个电路的功能。因此，FPGA 可以实现任何电路功能，其耗时甚至不超 过一秒，修改不限次数，这就是 FPGA 极高的灵活性特点。FPGA 这一特性尤其适合以下 4 种场景： a) 标准/协议/算法经常更改的行业，需要支持可重构的系统，例如，无线通信协议经常更改、数据中 心互联需要兼容多种协议标准、神经网络算法飞速迭代、军工通信加密方式经常变化、在轨航天器 的处理系统动态重构等，类似的场景使用 FPGA 能够节省大量的时间和研发成本； b) 快速迭代、成本敏感的行业，因为“现场”可用，相比 ASIC，FPGA 无需等待三个月至一年的流 片周期，上市时间短，对于消费电子这类竞争激烈、迭代迅速的行业尤其重要，像 Lattice、赛灵思 自 2000 年起都纷纷针对消费电子市场，推出了不少单颗$2.5 上下的中低容量的 FPGA； c) 小批量的行业，芯片研发阶段的 MASK（光罩）费用是固定费用，65nm 一次需要 200 万人民币， 45nm 需要 430 万人民币，28nm 需要 1000 万。随着制程提升，一次不成功的风险增大。对于年需 求量< 500 万颗的场景，专门为某一应用开发 ASIC/ASSP，后续的销售额很难摊平巨大的研发成本。 FPGA 虽然单价较高，但由于其可以实现任何电路功能，节省了芯片千万级别的研发成本，特别适 合小批量的产品，例如国防和航天领域；

d) 反复修改验证的设计，例如，在 ASIC/ASSP 的原型设计中几乎都会使用 FPGA 进行验证，以发现 设计中存在的问题，及时修改，尽可能避免多次流片的风险。芯片原型仿真是 FPGA 的“刚需”之一， 亦是 FPGA 诞生的根本原因，最高端的 FPGA 往往会销售给英特尔这些大型的数字芯片公司，供其 新一代产品的验证，这一需求亦不断支撑 FPGA 走在技术节点前列。

2）并行性好，适合要求低时延和大量并行计算的场景（“算得快”）：FPGA 内部数十万个 CLB 可以同时独 立工作，即使时钟频率较低，其计算效率要远远高于数个高效单元，特别适合信号处理这种涉及大量并 行计算的场景。此外，由于不存在线程或者资源冲突的问题，FPGA 的时延是确定的低时延，特别适合 低时延的场景。这类场景广泛存在于各个行业，比如： a) 通信行业的基站，无论是 RRU/AAU，还是 BBU/DU/CU，甚至核心网的设备，都需要用到 FPGA， 实现诸如 Turbo 编码，协议处理加速等的功能。而在售价数十万甚至百万人民币级别的无线信号测 量仪器，同样会用到单价上万元的高端 FPGA 进行信号的处理控制； b) 国防军工行业，典型场景如雷达数据处理，需要满足大容量、低延时、高可靠的特性，才能实现微 秒级的处理需求，而这一时延和稳定性要求只有 FPGA 能达到；在使用了光纤陀螺的惯性导航系统 同样，FPGA 可以对光信号进行低延时控制，实现光纤陀螺仪高精度、高动态的测量； c) 工业：由于工业有大量的低时延场景，FPGA 在工业领域应用是非常广泛的，常见于伺服电机驱动， 往往采取CPU+FPGA的架构，以实现微秒级别的控制环路反馈/，像赛灵思Zynq系列（SoC FPGA） 在工业就拥有广泛的应用。此外，在激光设备中也使用 FPGA 进行皮秒/飞秒激光器的信号控制； d) 汽车：典型的应用在 ADAS 领域，这是由于 FPGA 比 GPU 时延更低，能保证更好的制动距离；除 此之外，FPGA 也应用在行车后视镜等场景； e) 安防&视频：主要应用在安防高清视频的前端数据采集和低延时处理，在 LED 屏显同样应用广泛； f) AI：深度学习的模型往往涉及大量的乘法和累加，特别适合使用 FPGA 并行计算，以加速训练速度。

换句话说，相比 ASIC 和 ASSP，PLD 最突出的优点是灵活性高。对于设计电子系统的用户（例如华为）， 其产品内部使用的芯片有三种选择：自己设计一颗 ASIC、购买例如高通、STM 提供的 ASSP、购买赛灵思 的 PLD。ASIC 与 ASSP 的区别在于，ASIC 是针对单一使用者的单一应用设计的，由使用者定义功能，而 ASSP 是为多个使用者设计的，其功能由芯片厂商而不是使用者定义，因此需要统一的标准。ASIC 的设计 费时，成本也非常昂贵，但能做到在目标应用的性能最优和功耗最低。ASSP 和 ASIC 的设计流程类似，但 更加通用，能兼具多个应用场景的性能和功耗。ASIC 和 ASSP 制造后芯片功能就固化了，以 FPGA 为代表 的 PLD，其芯片功能是可以反复修改的，虽然性能上不一定是最优，但灵活性是 ASIC 和 ASSP 所无法比拟 的。

因此，FPGA 无可比拟的灵活性，以及确定性的低时延优势，是 FPGA 难以被替代的原因，也是 FPGA 为 客户提供的独一无二的价值。

4. 什么是“好”的 FPGA？

从 FPGA 作为产品的角度来看，“好”很大程度上意味着“性能高”。由于现代的 FPGA 是逻辑单元和诸如 DSP、收发器、CPU 等固化单元的混合体，除了工艺制程和功耗外，评价 FPGA 的性能指标可分为逻辑资 源、IO 资源和固化单元三大类，分别代表 FPGA 在容量、接口以及特定功能上的性能表现。

工艺制程是区分每一代的 FPGA 标准，是评价 FPGA 首先考虑的指标。FPGA 作为数字芯片的一种，本身 追逐摩尔定律，平均每 2-3 年就要推出新一代的产品。使用更先进的制程可以降低功耗、芯片尺寸和单片成 本，使得 FPGA 新一代的产品性能一般要优于上一代。因此，评价 FPGA 首先要考虑其制程。工艺制程对于 FPGA 非常重要的另一个原因在于，FPGA 通常是大规模 ASIC/ASSP 原型仿真的工具，因此必需跟上最先 进的制程（正如我们前文提到过，FPGA 大多基于 SRAM 单元，使其非常容易跟上最新的技术节点）。 基于这一点，FPGA 产品往往以“产品组合+制程代号”的形式命名，方便用户辨别。以赛灵思为例，其 45nm 的 FPGA 称为“6”系列，28nm 的 FPGA 称为“7”系列，例如 Virtex 7、Kintex 7 等，20nm 及更先进制 程的 FPGA 则不再使用数字命名，例如 20nm 的 FPGA 为“Ultrascale”系列，16nm 的 FPGA 后缀为 “Ultrascale+”。而使用了台积电 7nm FinFET 工艺的 Versal 是目前赛灵思最先进的产品，系包含了 FPGA、 CPU、GPU、DSP 等器件的异构计算平台，由于其形态脱离了 FPGA 的范畴，因此不再使用传统的命名方 法了。对于 Altera 来说同样，“V”代表 28nm 的产品，例如 Stratix V，Arria V，而其 14nm 的产品名后缀则 为“10”,在被英特尔收购后，采用英特尔 10nm 工艺（Intel 7）产品则使用“Agilex”统称，对标赛灵思 7nm 的 Versal。

逻辑单元数代表 FPGA的基础容量，是目前评价 FPGA基础容量的统一指标。ASIC 的最小功能单元是“门”， 因此其容量以门级数规模衡量。而 FPGA 的最小功能单元被称为基础逻辑单元（学界称 BLE，Basic Logic Element；FPGA 厂商称之为逻辑单元（Logic Cell）），包含一个 LUT 和一个寄存器。正如我们前文提到过， FPGA 实现可编程的基础是 LUT，本身可实现组合电路，配合寄存器可以完成时序电路，即一个逻辑单元拥 有完成所有数字电路功能的能力。所以，逻辑单元数量越多，FPGA 容量越大，能构造的电路就越大型、越 复杂。 大容量 FPGA 直接体现 FPGA 厂商的能力，能持续供应的厂商屈指可数。大型的 FPGA 逻辑单元数基本在 1kk 以上，这是因为逻辑单元数超过 1kk，需要包括 LUT、CLB、互联在内的 FPGA 架构的更改，否则功耗 和时延就会高到不可接受。此外，还需要 EDA 工具配套设计流程、布局布线算法的迭代。因此，大容量 FPGA 的设计难度远超中小容量 FPGA。是否拥有大型 FPGA 产品，往往是 FPGA 厂商能力的直接体现，能做到的 厂商屈指可数。目前，全球排名前五名的 FPGA 厂商中，只有赛灵思和 Altera（Intel）两家有能力持续提供 大容量的 FPGA 产品线。 过去，FPGA 厂商曾经使用门级数规模来衡量 FPGA 的容量，但从 2000 年后就逐渐转用统一的“逻辑单元 数”指标了，这是因为：1）门级规模数是 FPGA 容量的间接指标，逻辑单元数量才是 FPGA 容量的直接指 标，90 年代末，FPGA 在门级规模数上比肩门阵列等竞品，没必要再转换为竞品的评价指标了；2）为了满 足日益增长的性能需求，FPGA 内部的 LUT 结构和集成度不断变化，转化为门级数越来越困难。

门级数竞争是 FPGA 厂商第一阶段的竞争主线（1985-2000）。替代 ASIC 的背后是性能提升的需求。 FPGA 诞生目的是为了替代门阵列等的 ASIC，其容量指标是门级数规模，出于这个考虑，90 年代初， FPGA 厂商普遍将产品内部的逻辑容量转化为门级数规模，方便用户比较。在当时，复杂的电子系统 要求百万门级的规模，大多使用标准单元和门阵列实现，而 FPGA 当时容量只有 20-50 万门，无法 进入高端市场。鉴于此，90 年代，FPGA 厂商纷纷在门级数上展开竞争，以拓展在高端市场的份额。 门级数竞争也亦是 FPGA 厂商第一阶段的竞争主线。通过 LUT 输入数量、簇结构、互联形式等的架 构改善，辅之以摩尔定律的推动，FPGA 的密度和速度得以飞速提升。终于，在 90 年代末，赛灵思 和 Altera 均实现了百万门级的跨越，FPGA 开始加速替代门阵列、标准单元和 ASIC。此时，FPGA 的门级数已经可以比肩门阵列等竞品，没有必要再将逻辑资源数转化为门级数了。

同时，随着 FPGA 集成度的提升，不断将 RAM、DSP、CPU 等功能嵌入到 FPGA 中，以及 LUT4 逐渐提升到 LUT6、LUT8 甚至更高，将 FPGA 的容量转化为门级规模数越来越困难。因此，在 2000 年后，国际上越来越多使用“逻辑单元数”作为基本容量指标，因其能更好代表 FPGA 可调用的资源 数，赛灵思从 2005 年之后不再提供门级数规模，而是改用逻辑单元数这一指标。 以赛灵思为例，其逻辑单元数以“1 个 LUT4+1 个寄存器”为基准，是因为最初的 FPGA 中一个逻 辑单元确实仅包含 1 个 LUT4、1 个寄存器（以及数个 MUX），所以逻辑单元数等于其 LUT 的数量。 但随着 LUT6 的引入、进位器的添加以及 MUX 数量的增长，现在的一个逻辑单元能实现以往多个 LUT4+寄存器实现的功能。因此，现在逻辑单元数这一指标往往是将内部逻辑资源等效为“LUT4 *1 +寄存器*1”的个数，这一倍数的具体值由各个公司决定。以赛灵思为例，其采用了 LUT6 的 7 系产 品，“逻辑单元数”为内部 LUT6 数量的 1.6 倍，由于在 7 系架构中，一个 LUT6 连接 2 个寄存器， 所以寄存器数量是逻辑单元数的 2/1.6=1.25 倍。

以 BRAM、DSP、收发器等为代表的固化单元性能是 FPGA 性能体系的第二大部分。除了可编程的逻辑单 元外，现代的 FPGA 还集成了许多固化单元，我们常说的 FPGA 的 SerDes 速率、DSP 工作频率等，都是 在谈论 FPGA 中不同的固化单元的性能。 集成度竞争是 FPGA 厂商第二阶段的竞争主线 （2000-2010）。将板上分立的 DSP 等器件纳入到 FPGA，背后是减少电路面积、降低功耗的需求。90 年代中期，FPGA 厂商发现用户在使用 FPGA 时，会频繁将 LUT 作为存储使用（即“软”实现），占用了许多逻辑单元，导致 FPGA 容量出现不 够的情况。因此，RAM 是第一个被固化到 FPGA 中的单元，即“硬核”化。将这些用户频繁使用到 的功能固化到 FPGA 中，可以极大地提升计算效率，用户也不需要为浪费宝贵的逻辑资源而烦恼。 例如，将 DSP 嵌入到 FPGA 中（而不是通过万能的 LUT 实现），可以节省 80%的功耗和 DSP 在板 上占用的面积。因此，在 90 年代末完成门级数的超越后，FPGA 厂商的竞争主线从门级数转向集成 度竞争，先后将 RAM、DSP、收发器、DDR 接口、CPU、GPU 等许多功能嵌入到 FPGA 中，这是 现代的 FPGA 中往往包含了许多固化单元的原因。因此，从 FPGA 的性能评价指标上，也往往涉及 到这些固化单元。

尽管如此，一块“好”的 FPGA 并不一定是能力上的最优，而是最贴近使用者的需求，做到在多个指标上的 最优，例如功耗、固化功能、成本等。这是因为 FPGA 使用者购买的是整个芯片，如果集成了太多不需要的 功能，就相当于提高了使用成本。因此，FPGA 厂商纷纷根据各个下游市场/应用场景做细分，推出了对应高 中低端的产品。以龙头赛灵思为例，其拥有高端的 Virtex，性价比的 Kintex，低容量的 Spartan，超低功耗的 CoolRunner，再加上温度、速度等级等的的区别，仅 7 系产品就有高达 1000+的料号，产品矩阵非常完 备。 FPGA 的温度等级的考虑。温度过低或者过高的工作环境，往往会使得 FPGA 时序达不到设计要求。 如果器件在<0℃或者>50℃的环境下工作，就要选择更高温度等级的器件。一般来说，商业级/通用 FPGA 可以工作在 0℃~85℃范围内，而工业级（I）需要在-40 ℃~100℃ ，军温级（Q）可以在-40 ℃ ~125℃工作。

对于高端市场，其需求是最高的性能，单片价格也非常昂贵。高端的 FPGA 需求来自于无线通信，例如 5G 通信的基带侧和核心网侧，还有人工智能的算法训练、半导体原型芯片的仿真、航天器主系统、通信的测试 测量仪器、医疗成像仪器，这些场景通常数据处理量大，或者需要同时做到极低的时延和高算力，或者需要 非常强的抗辐射能力。目前，高端 FPGA 制程基本在 20nm 及以下，逻辑单元数大于 700k，基本在 1kk 以 上的水平，不仅 DSP 和 BRAM 的数量惊人，收发器速率基本在 50GB/s 以上，同时还集成了 CPU 等的处理 单元和 PCIe 5 等的先进接口，即基本以 SoC 的形式出现。目前，全球高端的 FPGA 基本由赛灵思或者 Altera 提供，代表产品有：赛灵思 7nm 的 ACAP Versal，16nm 的 Virtex Ultrascale+，Altera 10nm（Intel 7）的 Stratix 10 和 Agilex，他们通常非常昂贵，典型的单片价格在 5 千美元到 1 万美元之间，体现了当代 FPGA 性能、密度以及集成度的最高水平。高端市场是 FPGA 厂商最重要的收入来源，以 Altera 为例，其高端 FPGA 产品 Stratix 系列的收入占比高达 55%。 中端市场追求的是性价比，需要做到性能和成本的平衡。需求来自于无线通信的空口侧、工业、安防、国防 场景，这些下游场景通常需要的逻辑单元数在 100k 以上，但不超过 500k，收发器速率在 25Gb/s 左右，典 型制程是 28nm，是 FPGA 行业的中坚力量。中端市场不追求最高的性能，性能和功耗同等重要。典型的中 高端产品包括赛灵思的 Kintex，以及 SoC 的 FPGA Zynq，Altera 的 Arria，Lattice 最新推出的 Avant，中低 端市场包括赛灵思在中低端过渡的 Artix，以及 Lattice 的 Certus。一般收入占比在 25%左右。单价一般在数 十至数百美元，不超过 5000 美元。

低容量市场对性能要求较低，但需要极低的成本和功耗。低容量 FPGA 的场景常见于消费电子，部分汽车和 工业 IoT 的场景，最典型的应用在视频设备的桥接，包括 MIPI、DPI、CMOS 相机、屏显等的接口，如今 VR、AR 设备也会使用到。因为低容量 FPGA 一般是为作为灵活接口或者预留使用的，所以不需要高密度， 一般 5k-10k 左右的容量即可满足，也基本不需要收发器、处理器等复杂功能。尽管如此，由于低容量的大 部分场景应用在移动设备上，对低容量对成本和功耗要求非常高，功耗一般在 5mW-150mW 级别，单价不 超过$20/片，典型的价格为$2.5/片左右。

FPGA 的总功耗由静态功耗、动态功耗、IO 功耗和收发器构成，静态功耗是电路的功耗，主要是由 晶体管漏电造成；动态功耗指芯片处于工作状态时电路翻转产生的功耗，来源于时钟、逻辑、BRAM、 处理单元、收发器等单元。芯片功耗越低，设备的耗电就越少，散热要求越低（或不需要额外的散热 改造），整体尺寸亦愈能小型化。一般来说，嵌入式处理非常看重功耗，功耗预算不超过 50W。FPGA公司通过两种方式降低功耗：1）硬件上，使用更先进的制程和工艺、3D-IC 技术、嵌入更多的固化 单元、更低功耗的架构；2）软件上，优化布局算法，以减少跨时钟域和多余的逻辑资源的占用，以 及提供功耗估计工具方便用户修改。 因此，不少厂商在功耗上另辟蹊径，以建立在低容量市场的竞争优势，从而摆脱低容量市场单纯依靠量大低 成本的竞争方式，以及一贯以来的价格战问题。低容量市场技术成熟，进入壁垒相对较低，厂商之间提供的 产品差异不大，往往容易出现价格战的问题。但由于“性能-功耗-便携性”的矛盾一直存在，低容量市场对 低功耗的追求同样在不断增长。因此，优化功耗的能力是低容量市场厂商除了价格之外的的竞争法宝。例如， 目前全球出货量最高的 FPGA 厂商 Lattice，其 Certus 系列就使用了 FD-SOI工艺，比起基于 CMOS 的竞品， 例如 Altera 的 Cyclone、赛灵思的 Artix，其功耗要低 70%-75%。因此，尽管 Lattice 在 FPGA 全球市占率 仅为 5%，没有大容量 FPGA 产品线，但凭借在功耗上的优势，在低容量市场优势明显，整体毛利率同样能 达到 50%以上。

除了 FPGA 之外，许多 FPGA 厂商还同时提供 CPLD 产品，主要瞄准极低功耗的场景。90 年代中后期，低 密度的 FPGA 对 CPLD 的替代，使得 CPLD 在 2000 年开始市场增长缓慢。尽管如此，CPLD 在一些需要极 低功耗的低容量场景仍有非常强的竞争力：低容量 FPGA 功耗一般在 mW 级别，CPLD 可以进一步下探到μ W 级别。例如，赛灵思的 CPLD CoolRunner 功耗仅有 28.8µW，远低于其 Aritix7 50K 近 600mW 的总功耗。

此外，对于航天设备，FPGA 抗辐射能力是非常重要的性能指标。离地越远，辐射越大，要求器件具备的抗 辐射能力越高。不同于地面，外太空的航天器没有地球大气层的保护，其接受的辐射量是地面的百倍甚至千 倍以上。太空中的辐射来源于太阳活动、宇宙射线和地球磁场的辐射捕获带（Van Allen Belt），主要有质子、 重离子等，这些重粒子通常能量大到足以击穿原子，产生的电子空穴对会造成电子器件的存储单元发生翻转， 严重的可致器件损坏，导致在轨任务的失败，这对于造价百万甚至在千万美元的航天器来说是不可接受的。 同时，由于重粒子无法被遮挡，航天器需要具备电路级的抗辐射能力。在卡门线以上（海拔高度 100km）运 行的电子系统需要使用宇航级的 FPGA。其中，在 LEO 高度通常运行着大部分的商业通信卫星（比如 Starlink）、 观测卫星以及空间站（比如天宫 1 号和国际空间站），其辐射来源主要为质子，辐射量（以 LET 衡量）平均 在 40 MeV-cm² /mg，使用耐辐射（Radiation Tolerent）FPGA 即可。而进入 MEO 或者 GEO 高度，在轨 的通常为导航和气象卫星，更远的还有执行探月活动、火星任务的航天器，辐射主要为能量更高的重离子， 辐射量平均在 92 MeV-cm² /mg，需要使用辐射加固（Radiation Hardened）FPGA。FPGA 的抗辐射能力 和航行高度挂钩，越抗辐射，就越能确保航天器顺利运行在 MEO 以上，执行登月、火星、甚至星际航行任 务。

太空中的辐射对电子器件的影响主要是单粒子效应（SEE）和总剂量效应（TID）。单粒子效应（SEE， Single Event Effects）是宇宙射线击中航天器内部电子器件时造成的一次性损坏。其中，SEU 是最 频繁出现的事件，即存储单元中单个 bit 发生翻转，可能导致严重的后果。例如，处于着陆阶段的飞 行器，在关键逻辑块上的翻转，会改变该逻辑块所表述的电路功能，可能使本来应该开启的反推被关 闭，导致着陆失败。而 SEFI 是指发生在关键控制逻辑上的 SEU，往往导致系统发生全面故障。MBU 即发生在多个 bit 上的翻转。尽管如此，这些都是“软”错误，可以通过冗余设计和频繁的动态刷新 很好地规避。而有些 SEE 是破坏性的，例如，SEB 的发生意味着电子器件被射线击穿，即“烧坏”； SEL 即 CMOS 发生开路，电路发生电流过载，往往导致器件损坏。破坏性的 SEE 一旦发生是不可 修复的，所以工程师会确保航天器中的电子器件具有相应的抗辐射能力。除了单次高能粒子撞击造成 的 SEE 外，太空辐射对电子器件的损伤还包括总剂量效应（TID，Total Ionizing Dose），累积的辐射 量会使得电子器件的性能退化，超过一定的辐照剂量阈值后（比如>100 krad），电路就会发生错误。 宇宙射线造成的单粒子效应是航天器故障的主因。根据 TIMA 实验室和法国国家太空研究中心统计， 全球 20 年间 100 多次在轨航天器的故障事件中，辐射是第一诱因，45%的故障来源于太空辐射。而 辐射造成的影响中，80%为单粒子事件（例如 SEU/SET），6%为 SEL，8%为 TID。SEU 是在太空 中最频繁发生的故障。

因此，FPGA 的抗辐射能力主要考虑对总剂量效应和单粒子事件的防护能力，具体指标有 TID 耐性、SEL 阈值、SEFI 发生率和 SEU 发生率。一般来说，耐辐射器件适合运行在 LEO 高度，其 TID 指标通常要大于 100 krad，SEL 阈值在 50 MeV-cm² /mg 以上。而辐射加固的器件 TID 指标一般大于 700 Krad，SEL 阈值 需要在以上 100 MeV-cm² /mg，才能胜任在 MEO 高度及以上的在轨任务。SEFI 发生率 2.76E-7，相当于每 1 万年不到 1 次的发生率，可以认为是 SEFI 免疫的。 目前，全球有能力提供宇航级 FPGA 公司屈指可数。宇航级 FPGA 需要额外使用许多技术，比如 TMR 的使用 使得芯片面积大幅增加、测试上需要租用昂贵的重离子加速器设备等，制造的成本高，做到辐射加固级更是 需要从设计到制造封测的一系列流程改变。因此，宇航级 FPGA 价格非常昂贵。尽管如此，对于 GEO 轨道、 月球和火星等的战略探索任务，使用辐射加固的电子器件是必须的。目前，全球有能力提供辐射加固 FPGA 的公司主要为赛灵思和 Microchip（包括其收购的 Actel 和 Atmel），均与美国国防部、NASA 等机构部门有着 数十年的紧密合作。其中，赛灵思唯一的辐射加固 FPGA 是其 65nm 的 Virtex 5QV 产品，其 TID 剂量阈值达到 1 Mrad，SEL 阈值在 125 MeV-cm²/mg 以上。Virtex 5QV 用于火星漫步车“好奇号”上执行视觉加速计算任务。 其余耐辐射 FPGA 包括 Virtex II QV、Virtex 4 QV、RT Kintex UltraScale 以及最新的 7nm 抗辐射产品 Versal XQRV。 除了低轨卫星，Virtex II 还广泛运用在好奇号、毅力号等火星漫步车上，执行着陆器控制和视觉分析的任务。

过去，星载 FPGA 处理能力落后于商业级 10-15 年，现在已经和商业级接近，背后是不断增长的提升卫星处 理能力的需求。过去，卫星习惯于使用抗辐射的 Virtex II 和 Virtex 4，虽然抗辐射性能达标，但其处理能力基 本落后于商业级产品 10-15 年。比如，03 年推出的 Virtex II QPro 依然广泛使用在目前的在轨卫星中；而美国 在 2020 年发射的毅力号火星漫游车，其搭载的科学仪器同样大量使用了耐辐射级 Virtex II，以及 08 年推出的 Virtex 4QV。从推出时间看，商业级的 Virtex 5 在 2006 年推出，而辐射加固的 Virtex 5QV 是 2010 年推出的， 中间间隔 4 年，而且 2010 年最先进的产品是 Virtex 7，中间间隔两代；耐辐射的 RT Kintex UltraScale 是 2020 年推出的，而其商业级早在 2013 年就推出了，中间间隔 7 年。然而，近两年来我们看到赛灵思加快了宇航 级 FPGA 的推出。目前，赛灵思最先进的产品是 19 年推出的 ACAP Versal（7nm），而去年初就推出了宇航级 的 Versal XQR，做到了和商业级同代际。Versal XQR 针对低轨卫星的 AI 应用，主要目的包括获取更清晰的卫 星观测图像、快速识别云层和地面目标，不仅逻辑单元数大幅增加，还嵌入了 AI 处理单元、高速的收发器等， 使得很多数据不需要回传地面就能在卫星上进行分析，不仅节省了宝贵的星地通信带宽，还大幅提高了低轨 卫星的处理能力和反应时间。

5. 设计“好”的 FPGA，难点在哪里？

FPGA 的设计难点在于以下几个方面： 一是产品定义上，必须平衡市场上各个需求，难度在于如何平衡可编程功能和固化功能。在 FPGA 中嵌入固 化单元，往往比使用 LUT、寄存器等万能资源来说，拥有更低的功耗和面积。例如，固化了 AD/DA 和 ARM 核的 RFSoC FPGA，就比使用分立的“ARM+AD/DA+FPGA”的方案，面积要减少 50%、功耗降低 30%-40%、成本降低 40%-60%。尽管如此，要嵌入哪些固化单元需要设计者权衡，因为 FPGA 的开发者购买的是整个 芯片，他们仍有可能为自己不需要或者不使用的功能付费；另一方面，如果 FPGA 的固化功能太少，其在市 场上的竞争力就大为降低，因为客户不得不使用太多的宝贵的可编程逻辑资源，去实现本来应该固化的功能， 功耗和时延均大幅增加。这都需要 FPGA 公司有非常好的客户的沟通。 Altera 历史上在 Excalibur 的失败，说明了产品定义和需求匹配的重要性。在 FPGA 上嵌入处理器 硬核，早在 2000 年就有过尝试。在 0.18/0.15μm 节点中，Altera 为了和赛灵思在性能上竞争，将 ARM9 嵌入到了其最新的 SOPC FPGA Excalibur 中，成为业内首个将处理器嵌入到 FPGA 的厂商。 然而，刚刚经历科网泡沫的客户将功耗提升到了和性能同等重要的位置，不愿意为过高性能的 FPGA 付费，对 FPGA 需求仍然在灵活性上，使得 Altera 在 0.18/0.15μm 的 FPGA 市场份额陡降至 20%， 而此前赛灵思和 Altera 一直都维持在 6-4 分成的局面。Altera 之后吸取了教训，在嵌入固化单元时进 行了非常小心的考虑，不再一味强调产品的性能，而是强调了解客户需求，并在随后的 0.13μm/90nm 节点推出了针对高端市场的 Stratix 和中低容量的 Cyclone，在 90nm 市占率反超赛灵思。

二是从技术上，体现在必须跟上最新的制程，制程领先是 FPGA 市场份额最直接的决定因素。FPGA 的通用 性使其走线和面积比起 ASIC 来说不是最优。因此，FPGA 必须在制程上做到领先 ASIC 或者 ASSP 数代， 以带来更有竞争力的性能表现，这使得 FPGA 对制程的追逐是必然的选择。此外，FPGA 从新品发布到量产 阶段中间存在客户导入环节，在这期间客户评估不同厂商新推出的 FPGA，最后确定一家在后续量产的产品 中使用，并在上面完成自己的电路设计，即一个 Design-win，这一过程通常需要 9-12 个月。由于开发环境、 产品架构等各不相同，一旦确定了之后，用户转移到另一家 FPGA 是非常困难和费时的。这种高绑定的特点， 造就了 FPGA 非常强的壁垒，使得最先推出的玩家往往能赢得大部分市场份额。一般来说，在最新制程的 design-wins 能预测 2-3 年后在 FPGA 市场的份额。FPGA 龙头赛灵思历史上是制程领导者，市场份额从 2000 年后便维持在 50%的水平，除了 Altera 能跟上赛灵思的节奏，行业其他玩家均落后龙头 2-3 个代际。 从 Altera 在 40nm 的赶超可以看出制程领先对 FPGA 的重要性。2008 年，由于联电在 40nm 节点 出现交付问题，使得长期和联电合作的赛灵思 40nm 新品推出受阻，而长期与台积电合作的 Altera 则首先推出 40nm，并在历史上首次成为制程领导者。在 2 年后的 2010 年，Altera 凭借在 40nm 的 优势，市场份额从 36%跃升至 40%，而赛灵思的市场份额则多年来首次下降到 50%以下。此前的格局是赛灵思大概 50%的份额，Altera 在 30%的份额，此次领先使得 Altera 从 08 年的 36%逐年跃升 至 11 年的 42%，整体市场份额提升大概 6 个点。赛灵思随后将主晶圆厂切换至台积电，并首先推出 28nm 产品，在 12 年夺回了被 Altera 吃掉的份额。

FPGA 技术上的第二个难点在于架构创新。FPGA 设计不是简单地堆叠逻辑单元，制程对性能的帮助亦是有 限的，如何排布逻辑单元和各固化单元，来平衡性能提升和面积、时延、功耗之间的矛盾，是非常重要的问 题，而架构是 FPGA 厂商对这个问题给出的答案。FPGA 厂商必须不断推出新架构实现的技术，并以专利的 形式固定下来，以适应下游不断增长的性能、功耗和成本的需求。FPGA 的架构设计需要考虑 LUT 的大小、 BLE 的大小、逻辑块大小、互联结构等许多因素。好的架构，更容易充分地利用逻辑资源，功耗和时延通常 也更低。FPGA 巨头赛灵思和 Altera 通常与学界紧密合作，诸如多伦多大学等科研院所为 FPGA 的架构演进 和算法迭代做了非常重要的贡献。 三是 FPGA 硬件和设计工具绑定的特点，使得 EDA 和硬件必须做到并重开发。FPGA 的 EDA 有两个方面的竞争因素考量：1）软件的易用性；2）核心的“映射-包装-布局布线”算法。前者可以稍落后于硬件，而 后者是和硬件的架构高度绑定的，必须与硬件同时发展。我们在前文提过，虽然仿真等工作可以由第三方 EDA 完成，但由于架构不公开，并不存在通用的 FPGA 布局布线工具，布局布线只能由 FPGA 厂商自己的 EDA 软件完成。因此，FPGA 的容量每上一个台阶，就必须更新配套的“映射-包装-布局布线”三大算法。

有过通用的 FPGA 全流程 EDA 开发尝试，但都无一例外失败了。对于客户来说，切换 FPGA 厂商不仅仅是 适应新的开发环境所花费的时间和经历，其设计在 FPGA 上实现的效率亦各不相同。而且开发软件是以免费 或者非常低的价格提供给购买了 FPGA 的用户的，软件本身不产生收入。这种硬件和软件高绑定的特点，使 得 FPGA 新进厂商在攻克了硬件的诸多技术难点外，还要完成配套软件的开发，这是 FPGA 的设计难于其它 类型芯片的原因，亦是 FPGA的进入壁垒如此之高的原因之一。历史上赛灵思和 Altera 都曾与第三方的 EDA， 比如 Synopsys、Mentor 合作优化仿真以及综合的流程，但布局布线从来只在自己的 EDA 上进行。 软硬件并重的特点，使得 FPGA 呈现“重”研发的特点。FPGA 软硬件绑定的特点，使得 FPGA 厂商除了 芯片设计外，还需要额外投入软件研发的费用。例如，1992 年，处于迅速发展时期的赛灵思，每年的研发大 约有 50%投入到硬件，50%投入到 EDA 中；即使在市场地位后稳固的 2001 年，每年也有 40%的研发投入 在软件。在 2000 年后，随着 FPGA 的容量和复杂度大幅增加，FPGA 厂商的研发费率均大幅提升，全球 FPGA 前三赛灵思、Altera 和 Lattice 的研发费率均常年保持在 20%的水平，远高于芯片设计公司的平均 10%水平。

此外，如今 FPGA 厂商不止提供传统的 FPGA 芯片，还提供许多板级的方案，以减少使用者的开发难度， 培养用户黏性。传统的 FPGA 销售方式是“FPGA 芯片+赠送免费的 EDA 工具”。现在，FPGA 厂商更多地 销售相应的板级应用方案，目的是为了减少使用者的开发难度，培养用户黏性。

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