2026年电子行业先进封装解芯片难题：封装摩尔时代的突破

先进封装的摩尔定律：解成本

什么驱动重心向先进封装领域倾斜？先进制程的成本呈现指数型增长，先进制程的“边际效益”下降（即随着关键尺寸微缩带来的边际成本下降）。在设计方面，一片2nm芯片的设计成本约7.25亿美元，是65nm芯片的25倍。尤其是当FET工艺由平面转向FinFET及Nanosheet后，随着制程节点不断缩小， 由于量子效应、微小的结构变异以及测试、验证和IP认证等因素带来的额外困难，开发工作变得愈加复杂，这进一步加剧了开发流程的复杂性和进度延迟。 此外，在CapEx方面，工厂建设和设备投入也观察到同样的现象，建造一座5纳米芯片制造厂所需的投资，是建造20纳米工厂的5倍。

从芯片设计及制造领域而言，芯粒及高端先进封装的组合可实现“混合制程”+缩短上市时间+可复用+良率改善。芯粒（Chiplet）基于需求考虑不同工艺，比 如CPU需要较高性能选择3nm工艺，而I/O或模拟电路则可以使用成熟制程。再者，开发新产品可以复用此前IP，不需要整片IC设计，缩短研发周期及设计成本， 并且能够实现独立验证。

先进封装的摩尔定律：解拓展

AI训练及推理对性能的追求加速AI加速器的发展速 率：据统计，在2017年至2022年期间，GPU及 ASIC的单芯片计算性能以年均47%的速度增长；而 2022年底ChatGPT的发布加速了这一趋势，目前年 增长率已提升至约84%。 Scaling Law背景下，GPGPU的通用计算能力是AI 训练的首选加速器，训练芯片需要同时具备巨大的 算力和内存带宽。2.5D封装集成HBM成为业界标配 方案，通过硅中介层将HBM存储器紧贴GPU/加速 器，实现数TB/s级内存带宽以缓解内存墙。 此外，在单芯片原始计算性能方面，AI专用芯片 （ASIC）弱于AI GPU。然而，即使是GPT-4这样的 大语言模型也无法在单一芯片上运行。并且要达到 与AI GPU相当的性能水平，ASIC需要构建比GPU 集群更大规模的AI专用芯片集群。先进封装通过芯 粒+异构实现更大面积拓展，这种可扩展性正是AI数 据中心在控制成本的同时最大化性能的关键所在。

在控制成本的同时，通过Chiplets+大中介层来突破尺寸限制，从而将AI加速器“做大做强”。光刻机的 reticle（掩模版曝光视场） 决定了单颗裸片在一次曝光里 能做多大；超过这个面积就很难用传统单芯片（monolithic die）继续变大。AI芯片恰恰既要更大的算力阵列，又要更高的存储带宽与容量，所以继续靠把一颗芯 片做得越来越大，很快就会被 reticle 上限、良率与成本限制。

以台积电的CoWoS-L/R为例，将计算逻辑芯片拆成若干个仍在reticle允许范围内的SoC/Chiplet，再将其放置在有机中介层。中介层可以通过多次曝光拼接/扩展成 更大面积（如2-reticle、3.3-reticle等），整个封装面积跨越了reticle限制，而计算芯粒（Chiplets)本身保持在可制造、可控成本与良率的尺寸区间内。随着中介 层承载面积增大，可承载芯粒数量也将得到扩张。

先进封装的摩尔定律：解互连

芯片间的互连与制程的差距。互连的作用是在封装内将一个成品半导体芯片与另一个连接起来，其核心目的是在芯片与印刷电路板之间快速、准确地传输电信号。 更先进的封装技术通常伴随着封装尺寸和功耗的降低，以及互连密度（通常称为I/O数量）的提高。

当前封装中最常见的互连类型是引线键合，即通过极细的金属线将芯片连接到电路板上以传输电信号。然而，引线键合面临的挑战在于，其尺寸未能与晶体管密度 的微缩保持同步，这意味着晶体管处理能力的增长已超出了引线所能传输的极限。

先进封装技术正试图通过采用新型互连方案来解决这一问题，例如使用“凸块”、“焊球”或“晶圆级封装”等方式替代引线来连接芯片，从而大幅提升其在芯片 制造工艺的价值量，当前晶体管微缩的前端价值量远高于后端，而弥合晶体管处理能力增长与传输极限的“鸿沟”的关键在于先进封装，与此对应的也是先进封装。

先进封装的摩尔定律：解边缘AI

在云端推理和边缘AI方面，先进封装带来的高带宽和小型化同样重要。许多推理ASIC需要在较小功耗下实现高速内存访问和灵活I/O，例如Habana、Groq等 公司的推理芯片就通过MCM封装片上SRAM及I/O芯片，实现计算与存储分离但又紧耦合的结构。

边缘设备由于空间受限，更依赖系统级封装(SiP)整合多芯片：典型案例是Tesla FSD自动驾驶芯片，将NPU、GPU、CPU和高带宽DDR等通过FCBGA和倒装 PoP封装在一起，既满足算力又控制体积。在自动驾驶计算方面，L4/L5级别自动驾驶需要的算力和带宽逼近数据中心水平。例如高级ADAS SoC将集成CPU、 GPU/NPU以及多个高速图像处理单元，还需与外部DRAM高速通信。传统单芯片设计会因面积过大、良率过低而受限，先进封装提供了折衷方案，通过 Chiplet拆分SoC并封装集成。

ADAS计算需求增长的两个关键因素：更多高分辨率传感及“集中化+AI”：“更多传感”意味着电动车配备了更多及更高分辨率的传感器，导致大幅增加了需要处理的数 据量；第二是“集中化+AI”，将车辆数据处理集中在少数运行AI算法的强大电子控制单元中。传感器数据的爆炸性增长与向集中式AI驱动处理的转变，共同推动了对 ADAS系统更强计算能力的需求。

ADAS工作负载所需的各种处理器类型包括用于常规控制任务和传感器管理的MCU，以及用于处理复杂算法的更强大的APU等应用/加速器芯片，专用的VPU用于摄像头和 图像处理，其中多传感器VPU能够同时处理并融合来自多种传感器模式的数据。此外还有SoC FPGA，它结合了传统处理器和可重新配置的逻辑单元，以加速特定功能。最 后，一个中央处理器将一切整合在一起——这是一个高性能处理器，负责集成和处理所有输入的传感器数据，并运行核心的驾驶辅助或自动驾驶软件。

由于复杂的处理任务，ADAS及车载芯片转向Chiplet及先进封装，瑞萨推出了R-Car X5H，其核心AI能力可通过多芯片封装的AI芯片组扩展，通过异构集成的方式满足不同 场景需求。

先进封装技术演进

先进封装的技术演进核心是互连 I/O 数量与带宽密度持续上升：第一代以高密度电子互连为主，从 Si-Interposer、RDL-Interposer 到 EMIB/Co-EMIB（叠加 TSV），再到中 介层与桥接器等形态，在微凸块/微铜柱基础上实现从存内堆叠到存算堆叠与算算堆叠的更高集成；

随着间距继续缩小，混合键合（Hybrid Bond）成为提升互连密度与能效的关键。进入第二代，封装不再只通过电连接，而是把光互连引入封装体系（Fiber Optic + 电子互 连），面向“未来封装＝小芯片（Chiplets）+ 异构集成 + 光学 I/O”的方向演进，以支撑 AI 时代更高的互连 I/O 需求并缓解带宽与功耗瓶颈。

先进封装技术演进-2.5D

2.5D封装通过在中介层（interposer）上并置多个裸芯片，实现类似单芯片的互连密度，从而突破PCB/基板互连的线宽/线距限制。中介层最早以硅材料为载体（硅 中介层）。

然而硅中介层尺寸受限需要通过拼接实现光刻，但由于硅中介层面积大且薄，翘曲导致对准难度大，套刻误差增大限制良率从而导致成本较高。近年来业界积极探索 多种替代方案，包括重布线中介层（RDL Interposer）、有机模塑中介层（Mold Interposer）、玻璃中介层（Glass Interposer）、硅桥接（Silicon Bridge）以及 面向光学I/O的光子中介层（Photonic Interposer）等。

不过，当前由于硅中介层的热膨胀系数与芯片相同，可减少热管理方面的挑战，因此仍继续用于高性能产品。此外，该技术已成熟，并获得了包括晶圆厂、IDM和 OSAT在内的多家厂商的认证。

先进封装技术演进-3D

更高互连密度、更低功耗、更小封装尺寸的需求使得3D封装成为未来的大方向。即使使用2.5D封装，芯片间与芯片外部互连距离仍然受 限。此外，2.5D封装扇出的互连密度受限于焊球，而3D封装通过铜柱可实现低于10微米的互连间距，且垂直堆叠带来了延迟和功耗优势。

倒装芯片（Flip Chip）技术通过受控塌陷芯片连接（C4）凸块支撑了高性能计算的发展。然而，当互连节距（Pitch）缩小至10μm-20μm区间时，传统的微凸 块（Microbump）技术遭遇了难以逾越的“互连密度墙”。

制约2.5D互连密度的主要由三个因素构成：首先是焊料桥接（Solder Bridging）风险。在回流焊过程中，熔化的焊料在表面张力作用下极易在狭窄的间距内发 生短路，限制了凸块间距的进一步缩小；其次是金属间化合物（Intermetallic Compounds, IMC）的生成，随着焊料球体积的缩小，高电阻率且脆性的IMC在 互连结构中的占比显著增加，导致信号路径的电阻急剧上升，严重恶化了电源完整性（Power Integrity）和信号完整性（Signal Integrity）；最后是底部填充 （Underfill）工艺的挑战，在极窄的芯片间隙中，毛细管力难以驱动填充胶无空洞地流动，导致机械可靠性下降。

报告节选：

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