2025年电子行业：4F2+CBA是国产DRAM大趋势

1、DRAM制程微缩面临瓶颈，4F²架构创新推动新发展

DRAM长期靠制程微缩提升存储密度

DRAM是易失性存储器，与CPU/GPU等计算芯片直接交互，可以快速存储每秒执行数十亿次计算所需的信息。

DRAM三构成：1）存储单元（Cell ），占据50%-55%面积：存储单元是DRAM芯片存储数据的最小单元，每个单元存储1bit数据（二进制0或1），单颗DRAM芯片的容量拓展主要是通过增加存储单元的数量实现（即提高单位面积下的存储单元密度），存储单元基本占据了DRAM芯片50-55%的面积，是DRAM芯片最核心的组成部分。1个存储单元由1个晶体管和1个电容器构成（1T1C结构），晶体管控制对存储单元的访问，电容器存储电荷来表示二进制0或1。2）外围逻辑电路（Core），占据25-30%面积：由逻辑晶体管和连接 DRAM 各个部分的线路组成，从存储单元中选择所需存储单元，并读取、写入数据，包括感应放大器（ Sense Amplifiers ）和字线解码器（Word Line Decoders）等结构，如感应放大器被附加在每个位线的末端，检测从存储单元读取非常小的电荷，并将信号放大信号，强化后的信号可在系统其他地方读取为二进制1或0。3）周边线路（Peripheral），占据20%左右面积：由控制线路和输出线路构成。控制线路主要根据外部输入的指令、地址，让DRAM内部工作。输出/输入线路负责数据的输入（写入）、输出（读取）。

DRAM工作原理：存储电容器会泄漏电荷，因此需要频繁进行刷新（大约每 32 毫秒一次），以维持存储的数据。每次刷新都会读取存储单元的内容，将位线上的电压提升至理想水平，并让刷新后的值流回电容器，刷新完全在 DRAM 芯片内部进行，没有数据流入或流出芯片。这虽最大限度地减少了浪费的电量，但刷新仍会占据 DRAM 总功耗的 10% 以上。

DRAM制程微缩瓶颈凸显

DRAM此前符合摩尔定律，后面摩尔定律失效，制程微缩放缓。 DRAM通过制程微缩（晶体管、电容器、逻辑电路等微缩）实现单位面积内更多的存储单元，即实现单位面积下更高存储容量。 1970-2005年，DRAM以每颗芯片的容量每3年增加4倍的速度升级，后续迭代速度不断放缓，带来单位密度提升速度放缓，存储单元微缩放缓。

当DRAM制程缩小至10nm级（1d nm），制程微缩难度大幅提升，EUV光刻机可实现的最小工艺节点面临瓶颈，6F² DRAM出现难以解决的痛点，例如漏电、信号干扰等问题。 挑战1：单元接触开口裕度缩小影响电连接的稳定性：存储单元的接触面积，特别是存储电容与下面晶体管连接的存储节点的接触面积，会随晶体管和电容尺寸变小而变小。接触面积需要足够大且对准度要好，才能提供可靠的电连接，但又不能太大或错位，以免和邻近单元短路。工艺达到极限的1d nm时，工艺和工具已达到可行、高良率工艺的极限。 挑战2：单元外部电阻增大影响读取速度和可靠性：单元外部电阻指存储单元和感测放大器之间所有电阻元件的总和，器件和互连线尺寸的缩小会导致电阻随之增大，会导致①存取速度变慢：电荷在路径中的转移变慢，读取和写入需要更长时间；②降低单元的读取裕度：电阻增大削弱感测放大器检测到的电压差，影响读取的可靠性。

4F²存储单元架构创新助力DRAM密度再次提升

4F² DRAM 的开发目标是在不需要更小光刻节点的情况下，将芯片面积比现有的 6F² 结构缩小约 30%，将存储单元中的晶体管从水平改为垂直布局。目前全球各厂商正努力从6F²向4F²过渡，10nm及之后的制程预计4F²架构的存储单元方案将成为主流。 4F²：在存储单元中使用垂直通道晶体管（VCT），因晶体管必须缩小到适合单元，同时位线和电容器的接触点也必须适合该占用空间，因此只需一条垂直线路，因为需要以垂直而不是水平的方式构建晶体管，将其占用空间缩小到约 1F，大致与其上方的电容器相匹配，同时保持足够的沟道长度使晶体管能够有效工作。1）结构：晶体管中源极、栅极、漏极垂直堆叠，底部源极直接连接位线，中间栅极与字线相连，往上再堆叠漏极与电容器；存储阵列、外围电路垂直布局。2）存储单元大小：位线跨2格，字线跨2格。3）位线架构：开放式。 6F²：1）结构：与8F²相似；2）存储单元大小：位线跨3格，字线跨2格；3）位线架构：紧凑布局使其转向开放式位线架构，构成差分信号对的两条位线被分别布置在传感放大器的两侧，此种设计对阵列噪声更敏感，可能会影响数据读取的可靠性。 8F²：1）结构：晶体管中源极和漏极水平布局；外围电路水平置于存储阵列周围；2）存储单元大小：位线跨4格，字线跨2格；3）位线架构：折叠式，构成差分信号对的两条位线在物理上被布置在传感放大器的同一侧，具备极佳的噪声抑制能力、高可靠性，但是面积利用效率低。

2、NAND已使用CBA工艺，4F² DRAM使用CBA的趋势已凸显

CBA：分开制作再堆叠，逻辑与存储晶圆各自达到最佳性能

CBA（CMOS Directly Bonded to Array）技术： 技术过程：将绘制DRAM单元阵列的晶圆与绘制逻辑控制电路的晶圆分开单独制作，此后利用W2W（wafer to wafer）中的键合技术进行两者堆叠。CMOS晶圆采用最适合逻辑器件的先进制程，存储阵列晶圆则单独进行高温热处理以提升器件可靠性。 技术优势：可用最佳工艺分别制造CMOS电路晶圆和存储单元晶圆，使两者各自达到最佳性能表现。 1）突破了CUA工艺中的温度限制，分开制作确保CMOS和存储单元晶圆的最佳性能：CUA工艺中需要在CMOS电路上创建单元阵列，在高温下退火以提升存储单元可靠性，然而高温处理容易使CMOS电路晶体管特性恶化。由于高温处理仅适用于存储单元晶圆，通过分离晶圆制造工艺，存储单元可在能确保其可靠性的高温下处理，同时无需考虑对CMOS电路的影响。 2）减小芯片面积、提升存储密度：对比传统产品，使用CBA的3D NAND可以节约芯片面积从而实现更高存储密度，例如长存使用X-tacking技术的NAND芯片面积可减少约25%。 3）缩短生产周期：NAND存储晶圆和CMOS晶圆可以在不同产线上制造，因此可以使用各自优化的工艺节点分别生产，不仅可以缩短生产周期，还可以降低制造复杂度和成本。

NAND已使用CBA技术，长存全球领先

NAND存储单元结构简单，已率先实现晶圆级3D结构，通过层数堆叠来提升容量。 NAND存储单元仅由一个晶体管构成，相对DRAM、结构简单。NAND从2014年开始进行晶圆级层面的从2D到3D的转换，成功解决了2D NAND在增加容量的同时性能降低的问题，实现容量、速度、能效及可靠性等全方位提升。NAND的2D平面制程微缩基本停留在2017年的14-15nm左右，后续的迭代升级是层数堆叠。 2019年，3D NAND的渗透率为72.6%，已远超2D NAND，预计2025年3D NAND将占闪存总市场的97.5%。2024年11月21日海力士宣布321层NAND样品，自2025年上半年开始交货，此前海力士量产产品为238层。 DRAM存储单元包含垂直方向的电容器，制程微缩难度高于NAND，同时晶圆级3D需要存储单元结构创新，难度大。 DRAM存储单元由1个晶体管和1个电容器构成，比NAND的存储单元结构更复杂，电容器增加了制程微缩难度，因此在2D NAND还在通过制程微缩时，DRAM的制程就落后于NAND，如2015年2D NAND进入17-18nm，而DRAM在20-30nm。 DRAM具有较大的垂直方向电容器，电容器很高且难以分层堆叠，因此需要采用将电容器水平放置等创新的存储单元结构或者采用无电容DRAM来实现晶圆级3D，制造难度大幅提升。

4F² DRAM有望使用CBA技术，产业趋势已凸显

4F²将存储单元晶体管从水平改为垂直反向，读取方向从之前的水平改为垂直，因此外围逻辑晶体管电路的位置需要从水平改为与存储单元阵列的垂直方向，主要分为2类： 1）存储单元在上，逻辑电路在下（Peri under Cell）：先做存储阵列、再往上构建外围电路。控制晶体管阵列先在正面晶圆上构建，之后键合支撑晶圆，将晶圆翻转再构建外围电路，接着再次翻转整个结构以添加存储节点接触、电容本身。 2）存储单元在下，逻辑电路在上（Peri on Cell）：将存储阵列、外围电路分开单独制作再进行键合。将已完成的存储阵列晶圆和外围电路晶圆混合键合，具备工艺宽容度，制造外围电路无需担心损坏存储阵列，但需要在远低于50nm的间距下完成键合，比目前最先进水平低了一个数量级，技术难度较高。

3、DRAM大厂积极推进4F² ，海力士使用了类CBA技术

DRAM大厂积极推进4F²

近几年4F²研发不断推进，但是由于 技术研发壁垒较高，目前仅长鑫和 国际三大厂等少数头部厂商形成自 身技术方案。十年前便有厂商开始 研发4F²结构的内存芯片，刚步入 DDR3阶段时便计划使用，但是一直 进展有限并且制造难度大。近几年 随着靠光刻机提升制程逐渐面临瓶 颈，长鑫、三星、海力士、美光等 厂商推进4F² DRAM，均形成了自身 的技术方案，并计划逐步推动落地。 海外预计4F²方案在0a节点（等效 10nm）后量产：半导体设备制造商 东京电子估计，采用VCT（Vertical Channel Transistor，垂直通道晶体管） 和4F² 技术的 DRAM 将在 2027 年至 2028 年间问世。

长鑫：23年底发布采用VCT和4F²布局的18nmDRAM

22年的美国出口管制新规限制长鑫获得关键先进设备，积极推进存储单元架构创新。2022年10月美国商务部发布出口管制新规，重点针对中国半导体制造能力，其中明确禁止向中国出口、再出口或转让用于制造18nm及以下工艺节点的DRAM设备，管控范围覆盖光刻、刻蚀、沉积、检测等关键设备。出口管制新规导致长鑫存储获得先进工艺的关键设备受到限制，在先进光刻机层面面临限制，因为积极推进存储单元架构创新来推动密度提升。长鑫存储作为国内领先DRAM厂商，4F²进展领先全球，23年底便发布采用VCT和4F²布局的18nmDRAM相关论文。 长鑫存储在2023年发表论文，公布其已研制成功六边形电容器结构的JL-GAA垂直沟道晶体管（VCT）单元阵列，这是其首次实现8Gb全阵列JL-GAA VCT架构，在性能上实现了9：1开关比和62.5mV/dec的线性噪声系数（SS）双重突破，在当时最先进的硅基垂直栅极场效应晶体管（GAAFET）中位列前2名。

三星：23年提出4F² VCT DRAM方案，计划25年原型问世

三星23年提出4F² VCT DRAM方案，计划25年原型问世。三星自2023年起成立专门团队推进4F² DRAM的研发并计划将其量产应用于10纳米以下的DRAM制程。同年，三星在发布的论文中提出新型的4F² DRAM方案S2CAT，此种架构采用自对准双间距方案，将背栅与两个字线集成于一体，突破了传统的基于BCAT和GAA的4F²技术，达到垂直沟通结构无倾斜弯曲、漏电显著降低的性能效果，三星电子计划在2025年推出4F² VCT DRAM原型。除了VCT（垂直通道晶体管）方案，三星电子同步推进研发VS-CAT（垂直堆叠单元阵列晶体管）方案，前者是在DRAM单元结构上向Z方向发展，后者则类似3D NAND实现对多层DRAM的堆叠，目前三星电子已在内部实现16层堆叠的相关产品。

美光：不断优化基于4F²架构的铁电NVDRAM技术路线

美光不断优化基于4F²架构的铁电NVDRAM技术路线。 n 在2023年底IEEE IEDM会上，美光展示了32Gb 3D NVDRAM研发成果，此为全球首款双层结构、高性能、高密度、非易失性的结合铁电存储器技术的NVDRAM，为需要高容量的CXL架构与AI/ML应用提供理想存储方案。 特点如下： 1）存储单元基于铁电性原理：采用超小型（5.7nm）铁电电容器（掺杂HfZrOx）作为存储单元，获得高耐久性、非易失性特征。 2）双层存储架构+在外围电路上构建存储阵列：在CMOS电路上制作采用4F²架构且间距为48nm的双层存储器（每层容量16gb，共32gb），实现高存储密度，位密度达到0.45Gb/mm²。NVDRAM架构如下图所示，从下至上分别为CMOS、双层1T1C存储器、金属-绝缘体-金属去耦电容器。

报告节选：

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