先进封装材料行业深度报告：算力向上，材料先行——先进封装材料的增量逻辑

AI与高性能计算驱动先进封装市场持续扩张

人工智能、高性能计算和数据中心对计算能力、存储带宽及互连效率提出更高要求，推动逻辑芯片、HBM和I/O芯片向同一封装集成。封装从传统后道制造环节逐步升级为影响系统性能、功耗和可靠性的关键平台。根据Yole预测，全球封测市场规模由2019年的554.6亿美元增长至2024年的1014.7亿美元，预计2029年达到1349亿美元，对应2024-2029的CAGR为5.9%。其中，先进封装市场规模预计由2024年的407.6亿美元增长至2029年的674.4亿美元，对应2024-2029的CAGR为10.6%；先进封装占全球封测市场的比重预计由2024年的40.2%提升至2029年的约50%。

近年来，传统晶体管微缩速度已经放缓，尺寸继续缩小所带来的性能收益下降，制造成本、功耗及互连问题日益突出，单纯依靠制程迭代已难以满足系统性能提升需求。IEEE IRDS指出，摩尔微缩所推动的系统扩展正面临功耗和数据带宽等资源约束，未来需要协同集成逻辑、存储和I/O。先进封装是系统级集成的重要实现手段，其核心不再只是保护和连接芯片，而是通过更高密度的互连实现逻辑、存储及其他功能芯片的异质集成。

Chiplet与HBM重构封装技术演进路线

随着单颗芯片面积和设计复杂度持续上升，单片SoC在制造成本、良率和产品迭代方面面临更大压力。Chiplet将处理器、存储、I/O等功能拆分为多个裸片，并通过先进封装集成于同一封装内，使不同功能裸片可以分别采用与其性能和成本相匹配的工艺节点。Chiplet提高了芯片设计的模块化程度和裸片复用能力，也有利于改善大面积芯片的制造良率。但功能拆分后，原本位于单颗芯片内部的通信需要通过裸片间接口完成，因此对封装内互连带宽、传输功耗、接口标准、封装良率和测试提出了更高要求。

人工智能的发展推动HBM技术革新。HBM利用TSV贯穿多层DRAM裸片，并通过微凸点或铜—铜键合实现垂直互连，从而在有限封装面积内提高存储容量和带宽。KAIST TERALAB预计，HBM将由HBM1的4层堆叠逐步向HBM4的16层和HBM5的20层堆叠发展，DRAM裸片厚度由约90μm降至36μm，TSV及凸点间距由35μm缩小至10—15μm，裸片间连接也将由微凸点向铜—铜键合演进。

横向互连与纵向堆叠构成主要集成方式

先进封装并非单一技术路线，而是由扇出型封装、2.5D集成和3D集成等多种封装架构组成。扇出型封装首先将裸片置于塑封材料中，再利用重布线层将芯片焊盘向裸片外部延伸，从而获得大于裸片面积的布线和I/O区域。台积电将InFO列为3DFabric先进封装技术之一，并将其主要用于对性能、集成密度和成本均有要求的移动及网络应用。

2.5D集成通常将逻辑裸片、HBM等芯片并排放置在中介层上，并通过中介层内部的高密度布线实现裸片间连接。台积电CoWoS是以中介层为核心的2.5D封装平台，可在同一封装内集成多个SoC、逻辑Chiplet和HBM。CoWoS-S采用大面积硅中介层，在中介层上形成高密度互连布线，并通过TSV连接中介层正面裸片与底部封装基板。CoWoS-R以聚合物和铜线路构成的RDL中介层连接SoC与HBM，其RDL中介层最小布线间距为4μm。CoWoS-L则结合RDL中介层与局部硅互连，使封装可以集成多种嵌入式芯片。

重布线层（RDL）通过介电层与金属线路交替堆叠，将芯片原有I/O重新排列至所需位置，并可将焊点向裸片范围之外扩展。RDL既是Fan-out封装扩大布线面积的基础，也可作为2.5D和Chiplet封装中的高密度互连结构。随着封装内集成的裸片数量增加，RDL向更多层数、更细线宽线距和更大加工面积发展，不仅带动封装光刻胶、介电材料、电镀材料及湿电子化学品需求，也增加了涂覆、曝光、显影、固化、溅射及电镀等加工环节。

3D集成将不同裸片沿垂直方向堆叠，并通过TSV、微凸点或铜—铜混合键合形成垂直互连。相较裸片横向并排布置，垂直堆叠可以缩短裸片间连接距离，并提高单位封装面积内的集成密度。台积电SoIC采用3D硅堆叠实现Chiplet集成，并可继续与CoWoS等后端封装技术结合。在更细的互连间距下，无凸点铜—铜混合键合是3D集成的主要技术方向之一。

混合键合与逻辑折叠推动三维集成升级

先进封装通过缩小互连间距提高单位面积I/O数量，使封装内不同裸片之间能够实现更高带宽的连接。封装互连由有机基板通孔、BGA焊球和C4凸点，逐步向铜柱、微凸点、TSV及无凸点铜—铜混合键合演进。混合键合同时形成铜—铜电气连接和介质层—介质层机械连接，将互连间距进一步缩小至微米级甚至亚微米，不再依赖传统焊料微凸点。英特尔Foveros Direct 3D采用直接铜—铜混合键合，将互连间距缩小至10μm以下，其互连密度可达到传统微凸点技术的约10倍。三星正在开发间距低于6μm的混合铜键合，用于逻辑裸片的高密度3D堆叠。

2026年5月，华为在IEEE ISCAS 2026上提出韬（τ）定律，将“时间缩微”作为半导体和电子系统持续演进的新思路。韬定律以特征时间常数τ为统一优化目标，通过降低器件开关延迟、电路互连延迟、芯片计算与存储访问时间以及系统通信时间，持续提升性能、能效和集成密度。逻辑折叠是韬定律在电路和芯片层的重要实现方式，推动芯片设计由“二维设计后堆叠”转向“原生三维协同设计”。逻辑折叠在芯片设计阶段将同一个逻辑模块拆分为更细的逻辑单元，并分别布置在上下两个有源晶圆或裸片中，再通过高密度垂直互连共同组成完整电路。华为V2论文披露，Kirin 2026采用晶圆对晶圆、面对面混合键合，混合键合间距达到1.5μm，对准精度目标低于0.5μm。根据验证结果，逻辑折叠将晶体管密度由155MTr/mm²提高至238MTr/mm²，增幅约55%；在同等性能下，功耗降低约41%。

逻辑折叠有望推动混合键合材料需求由“增加用量”向“提高性能和纯度”升级。混合键合后的铜和介质表面直接构成键合界面，互连间距越小，对铜凹陷、介质侵蚀、表面粗糙度、颗粒和金属残留的容忍度越低。Imec在2μm间距芯粒对晶圆混合键合中，将铜焊盘凹陷控制在2.5nm以内，并将铜/SiCN表面的CMP质量视为关键工艺。材料端，铜表面超高平坦度和低缺陷要求将首先带动铜及介质CMP抛光液、抛光垫和后CMP清洗液升级；铜互连数量增加及尺寸缩小，将提高铜电镀液、添加剂以及高纯铜、钛、钨钛等种子层和阻挡层靶材的纯度与均匀性要求。

全球竞争格局与国内厂商产业化进展

全球先进封装产业已经形成晶圆制造企业、IDM和专业封测企业共同参与的竞争格局。台积电围绕3DFabric建立InFO、CoWoS和SoIC等平台，覆盖Fan-out、2.5D中介层及3D混合键合；英特尔通过EMIB和Foveros分别发展局部硅桥和3D堆叠；三星则围绕I-Cube、X-Cube及混合键合推进逻辑、存储和封装协同集成。国际龙头已经由单项封装技术竞争，转向覆盖设计、晶圆制造、中介层、封装和测试的平台化竞争。

从全球竞争格局看，中国大陆封测企业已进入全球主要厂商行列。根据Gartner数据，2024年全球前十大封测企业中，中国大陆企业占据四席。其中，长电科技、通富微电、华天科技和盛合晶微分别位列全球第三、第四、第六和第十，市场份额分别为11.3%、7.8%、3.8%和1.6%。

国内企业在先进封装领域加快平台建设。盛合晶微围绕SmartPoser系列构建了覆盖硅转接板、RDL转接板、硅桥及3D互连方式的技术平台，基于硅转接板的SmartPoser-Si已实现大规模量产，基于微凸点互连的SmartPoser-3DIC-BP已由小量试产升级至大规模量产。长电科技依托XDFOI平台推进多芯片异构集成和高性能先进封装产业化，2026年上半年XDFOI芯粒高密度多维异构集成平台已实现规模量产。通富微电已形成覆盖Bumping、WLCSP、FC、SiP、Chiplet及FCBGA等技术的高性能计算封装能力。甬矽电子正由成熟倒装和系统级封装向Fan-out、FCBGA及2.5D/3D异构集成延伸，RWLP产品线已实现量产。

先进封装材料市场空间与细分增量逻辑

全球半导体先进封装材料市场有望保持较快增长，中国先进封装材料市场增速高于全球。根据弗若斯特沙利文数据，全球市场规模由2021年的493亿元增长至2025年的1044亿元，2021—2025年复合增长率为20.6%；预计2026年达到1154亿元，并进一步增长至2030年的1647亿元，2026—2030年复合增长率为9.3%。2021—2025年，中国市场规模由91亿元增长至203亿元，复合增长率为22.3%；预计2030年达到365亿元，2026—2030年复合增长率为12.0%，高于全球同期9.3%的增速。中国市场占全球市场的比重将由2025年的19.4%提高至2030年的22.2%。

先进封装材料价值量的提升主要来自三个方面。第一，工艺步骤增加带动材料种类和加工次数增加，例如多层RDL需要反复进行介电材料涂覆、光刻、种子层沉积和铜电镀。第二，互连尺寸缩小提高材料性能和纯度要求，微凸点、TSV和混合键合需要更加均匀的铜电镀、更低缺陷的CMP以及更洁净的表面处理。第三，封装尺寸和功耗提高带动大尺寸ABF载板、低翘曲塑封材料及高性能热界面材料升级。

在封装基板领域，ABF增层膜是高端封装基板实现精细线路和多层布线的关键材料。AI/HPC芯片需要在同一封装内连接CPU、GPU、ASIC和HBM，封装基板因此向更大面积、更高层数和更细线路发展。玻璃芯基板是封装基板的潜在升级方向，具有较高的结构完整性、较好的尺寸稳定性和较低的电信号损耗，适合支持大尺寸、高密度集成。

在RDL制造环节，PSPI、PBO等介电材料受益于RDL层数增加，并向低温固化、低介电常数、低介质损耗和低应力方向升级；封装光刻胶需要满足厚膜加工、高解析度和稳定侧壁形貌要求；铜电镀液及添加剂需要提高沉积均匀性、填孔能力和晶粒控制水平。国内代表性企业的相关产品布局已覆盖上述环节，鼎龙股份已布局8款半导体封装用PI产品，上海新阳适用于TSV工艺的铜互连电镀添加剂已实现量产，艾森股份已形成“电镀液及添加剂+光刻胶”产品矩阵，江丰电子形成铝、钛、钽、铜及多种超高纯金属合金溅射靶材布局。

在TSV、晶圆减薄与混合键合环节，相关材料需要向高纯度、低缺陷、高平坦度和低残留方向升级。安集科技TSV、TGV及混合键合抛光液已在更多客户端上线使用并逐步扩大销售；鼎龙股份临时键合胶已在客户处实现持续稳定规模出货，TSV抛光液已通过国内先进封装龙头客户验证。

在底填、塑封及热管理环节，细间距互连要求材料降低黏度和填料粒径，同时提高粘结强度和耐湿可靠性。华海诚科GR910已在NAND Flash、LPDDR、UFS等存储器件通过全套可靠性测试；德邦科技固晶胶已稳定配套国内主流封测厂并批量供货，TIM1.5/TIM2已稳定配套国内主流封测厂商并批量供货；联瑞新材LMC用球形二氧化硅及先进封装用亚微米球形硅微粉已进入产业化阶段。

风险提示

行业发展面临多重不确定性因素，包括AI及高性能计算需求不及预期风险、先进封装技术产业化不及预期风险、下游客户认证周期较长风险、国产材料发展进度不及预期风险、新增产能利用率不足风险、行业竞争加剧风险、技术路线快速迭代风险以及国际贸易摩擦及供应链风险。