2023年FPGA行业专题分析：如何理解FPGA商业模式？龙头竞争优势的来源？

1. 复盘 1990-2022 年 FPGA 竞争格局演变，我们发现了什么？

制程竞争是贯穿 FPGA 发展历史的竞争主线，制程领先是 FPGA 市场份额最直接的决定因素。FPGA 的通 用性使其走线和面积比起 ASIC 来说不是最优。因此，FPGA 必须在制程上做到领先 ASIC 或者 ASSP 数代， 以带来更有竞争力的性能表现，这使得 FPGA 对制程的追逐是必然的选择。此外，FPGA 从新品发布到量产 阶段中间存在客户导入环节，在这期间客户评估不同厂商新推出的 FPGA，最后确定一家在后续量产的产品 中使用，并在上面完成自己的电路设计，即一个 Design-win，这一过程通常需要 9-12 个月。由于开发环境、 产品架构等各不相同，一旦确定了之后，用户转移到另一家 FPGA 是非常困难和费时的。这种高绑定的特点， 造就了 FPGA 非常强的壁垒，使得最先推出的玩家往往能赢得大部分市场份额。一般来说，在最新制程的 design-wins 能预测 2-3 年后在 FPGA 市场的份额，而且能在下一轮制程竞争中享有一定的在位优势，因为 客户通常不会轻易更换供应商。FPGA 龙头赛灵思历史上是制程领导者，市场份额从 2003 年后便维持在 50% 的水平，除了 Altera 能跟上赛灵思的节奏，行业其他玩家均落后龙头 2-3 个代际。

除了贯穿整个历史的制程竞争外，在 FPGA 发展的不同阶段，有着不同的阶段竞争主线，实质是 FPGA 不 同阶段的性能和技术突破点： 门级数竞争是 FPGA 厂商第一阶段的竞争主线（1984-2000）。替代 ASIC 的背后是性能提升的需 求，门级数领先者往往获得大部分市场份额。90 年代，复杂的电子系统要求百万门级的规模，大 多使用标准单元和门阵列实现。90 年代初，FPGA 的容量只有 20-50 万门，尽管脱离了胶合逻辑的 市场，但仍无法进入更高端的 ASIC 市场。鉴于此，在整个 90 年代，FPGA 厂商纷纷在门级数上展 开竞争，谁先把更高密度的产品做出来，谁就能先吃掉替代 ASIC 市场的蛋糕。通过 LUT 输入数量、 簇结构、互联形式等的架构改善，辅之以摩尔定律的推动，FPGA 的密度和速度得以飞速提升。FPGA 厂商一旦把更高密度的产品做出来，低密度就开始大幅降价，落后的厂商不断被淘汰。在激烈的门 级数竞争中，Xilinx 和 Altera 先后在 1998-1999 年跨越 100 万门的限制，开始加速替代门阵列、标 准单元和 ASIC，市占率得到持续的提升。 此阶段，FPGA 竞争者之间开展激烈的专利战，以捍卫自身在高密度架构和 EDA 上竞争优势。例 如，Altera 作为 CPLD 的发明者，1992 年通过推出 FLEX 进入 FPGA 市场，Xilinx 在 1993 年便开 始与 Altera 开展了长达 8 年的专利战，双方互诉对方产品侵权，并不断将对方包括 CPLD 在内的新 品加入侵权列表，最后在 01 年以近似和解结束——Altera 向 Xilinx 支付了 2000 万美元，并互相进 行专利交叉互换，承诺 5 年内不向对方提起专利诉讼。1999 年，Altera 还与 Clear Logic 开展诉讼， 指控对方利用 Altera 的 EDA 软件为客户进行 pin-to-pin 的 FPGA 到 ASIC 的转换，最后使得 Clear Logic 在 2002 年退出市场。

集成度竞争是 FPGA 厂商第二阶段的竞争主线 （2000-2010）。将板上分立的 DSP 等器件纳入到 FPGA，背后是减少电路面积、降低功耗和系统成本的需求，先推出高集成度 FPGA 的厂商获得了 更多的替代 DSP 等竞争产品的份额。90 年代中期，FPGA 厂商发现用户在使用 FPGA 时，会频繁 将 LUT 作为存储使用（即“软”实现），占用了许多逻辑单元，导致 FPGA 容量出现不够的情况。 因此，RAM 是第一个被固化到 FPGA 中的单元。将这些用户频繁使用到的功能固化到 FPGA 中， 可以极大地提升计算效率，用户也不需要为浪费宝贵的逻辑资源而烦恼，而且可以减少板上的走线、 管脚和焊盘，进而减少 PCB 板的面积和功耗。例如，将 DSP 嵌入到 FPGA 中（而不是通过万能的 LUT+寄存器实现），可以节省 80%的功耗和分立的 DSP 在板上占用的面积。因此，在 90 年代末完 成门级数的超越后，FPGA 厂商的竞争主线从门级数转向集成度竞争，先后将原本属于板上的 RAM、 DSP、收发器等单元嵌入到 FPGA 中，以降低客户的功耗和总系统成本，并进一步蚕食板上其它分 立器件的市场。Altera 的 FLEX 10K 是第一个嵌入了 RAM 的 FPGA，Xilinx 在 00 年通过收购 Rocketchip 拥有了高速收发器能力，并在 02 年 3 月发布的 Virtex II Pro 中嵌入了收发器。

然而，并不是一个 FPGA 上集成了越多固化单元就越好，除了最高端的客户，许多客户往往只需要 特定方向上的固化单元集成。因此，FPGA 厂商开始将产品线分化，Xilinx 推出了高端的 Virtex 和 低成本的 Spartan 两条线，Virtex 针对复杂的通信设备市场，Spartan 和 CPLD Coolrunner 针对消 费电子市场。其中，Virtex 还区分了多个产品系列，比如 Virtex 4 中，LX 是最高端的 FPGA，针对 大型的高密度通信应用，而 SX 系列上嵌入了丰富的 DSP 资源，用于替代分立的 DSP 器件，FX 加入了高速串行连接。Altera 也在 02 年推出了高端的 Stratix 和低成本的 Cyclone，Stratix 还分化 了一个包含高速收发器的 Stratix GX 系列。可见，集成度竞争的背后是产品定义的竞争，反映了 FPGA 厂商和客户沟通和需求把握能力。

异构化竞争是 FPGA 厂商目前的竞争主线 （2010-今）。FPGA 厂商竞相推出 SoC FPGA，通过将 板上的 CPU 等处理器嵌入到 FPGA 中，不断获得来自嵌入式处理的市场。因为走线从 PCB 转移 到片内，处理时延更短，因此整体性能更高，并进一步减少板上的面积、降低功耗，使得 SoC 既 具备 CPU 的灵活性，又具备 FPGA 的高并行计算能力。例如，Xilinx 的 RFSoC 嵌入了 ARM+4 片 ADC+4 片 DAC+1 片 Kintex UltraScale+ FPGA，相比分立的方案面积减少了 50%，功耗降低 30%-40%，成本降低 40%-60%，时延比 JESD204 降低 80%-90%。自从 2010 年 Xilinx 推出 Zynq 7000 开始，FPGA 进入了异构竞争的时代，进一步抢占原来使用分立的 FPGA+CPU 方案的市场。 在 Xilinx 的 Zynq 系列中，PL（FPGA）与 PS（ARM CPU）之间通过 AXI 总线通信。Xilinx 在后 续推出了针对高清视频处理的 Zynq MPSoC，以及针对无线通信的 RFSoC。目前 Xilinx 的 Zynq 系列 SoC FPGA 在工业、多媒体处理、通信、医疗有非常广泛的采用，最新的系列是在 18 年开始 陆续推出的 7nm ACAP Versal 家族，在 FPGA 基础上嵌入了 CPU 和 Xilinx 的 AI 引擎，单元之间 通过高速 NoC 相连。Altera/Intel 同样，自 2011 年开始陆续推出了 Cyclone、Arria、Stratix 和 Agilex 的 SoC FPGA，覆盖低成本、性价比和高端场景。

2. FPGA 商业模式的本质以及龙头竞争优势的来源？

在这里我们将深入为大家解答：FPGA 商业模式的本质是什么？为什么龙头能有这么强的护城河？我们认为， FPGA 的商业模式的本质是，用高标准化的芯片覆盖长尾市场以产生经济性；龙头之所以能有强的垄断性份 额，是因为其在一种客户锁定下的规模经济下运作，使得龙头可以在多轮迭代中不断积累自身优势，侵蚀其 他玩家的份额，在这一过程中，落后的厂商不断被淘汰，而行业的进入壁垒在不断地提高。

FPGA 商业模式的本质是用高标准化的芯片覆盖长尾市场，以产生经济性，这些小批量应用累积起来的出货 量足以支撑 FPGA 的制程不断升级。正如我们系列报告一提到的，FPGA 是高度标准化的芯片，通过改变 FPGA 中 LUT4 里面的 16 位掩码，就能灵活地对应不同的组合电路，再结合寄存器，可以完成时序电路的 功能，从而实现任意电路的“可编程”。这一硬件可编程的特性，使得同一片 FPGA 既可以在 5G 的基站中实 现信道编码的功能，也可以在重新配置后放在数控机床中实现电机控制的功能。因此，FPGA 又被称作“万能” 芯片，可以用于实施任何电路设计。而 ASIC/ASSP 面向的是特定方向的大批量应用，诸如手机、PC、TV、 机顶盒等的每年在 500 万颗以上、甚至上亿颗出货量的市场。针对这些大批量的市场，专门开发一颗 ASIC/ASSP 足以摊平前期投入的研发成本。然而，随着芯片制程的提升，研发成本变得愈发昂贵，为小批 量的应用开发一颗 ASIC/ASSP 变得越来越不经济，越来越多的客户转向使用 FPGA。2017 年，16/14nm 的 节点研发成本为 1.8 亿美元，往往需要每年 9 亿美元以上的市场才能覆盖这一成本；开发 7nm 节点需要 3.5 亿美元，研发成本和市场容量要求翻倍。而 FPGA 可以提供几乎是最先进的节点、大量 FPGA 厂商自研/合 作伙伴的免费 IP，立刻可用的芯片为用户的产品提供了更快的上市速度。随着越来越多 ASIC 方案的用户转 为使用 FPGA 进行量产，FPGA 市场开始快速成长，从 1990 年的 1 亿美元增长为 2022 年的 83 亿美元。

FPGA 每一代产品一般从推出开始算起，大概第 4-5 年达到收入的巅峰，近 60%收入来自于前 6 年。从在售 时间计算，一个 FPGA 的生命周期大概为 10-15 年，根据 Altera 的数据，销售收入的顶峰一般发生在 FPGA 新品推出后的第 4-5 年，这是由于 FPGA 有着非常陡峭的降价曲线。Xilinx 一般在新品推出的第 2 年后，价 格降幅就能达到 50%，在第 9 年的价格相比刚推出时的价格降幅高达 90%，而出货量的顶峰一般在第 5-6 年达到，这一价格和需求曲线的变化规律，使得 FPGA 生命周期中约 60%的收入在前 6 年发生，后 9 年 FPGA 参与者面对的是量价齐跌的市场。因此，FPGA 厂商的策略是尽可能参与到前 6 年的市场份额分配中。

实际上，前 2-3 年的制程领先对 FPGA 市场竞争格局非常重要。因为即使能在后 9 年获得高市场份额，FPGA 厂商得到的收入也非常的少。事实上，量大的客户在前两年就会被领先的玩家锁定，后面新增的客户基本为新转移到更先进代际的客户。因此，如果不能做到前两年内推出新一代制程的产品，基本就会错失这一代产 品市场收入最多的阶段。

FPGA 如何锁定客户？由于最关键的布局布线只能在 FPGA 厂商自己的 EDA 进行，FPGA 的软硬件形成了 极强的绑定。高转换成本令客户非常容易被锁定，进而在整个生命周期形成稳定的需求量。FPGA 厂商在发 布新一代产品的原型开始，就会对客户进行送样测试，客户在数个 FPGA 供应商之间进行选择。一旦完成选 型后，FPGA 厂商就完成了一个“design-win”，这是因为客户需要在 FPGA 上完成自己的电路设计，不会再 更换 FPGA 供应商。正如我们系列报告一和前文中解释的，将电路在 FPGA 上实现，最关键的环节是在布局 布线。FPGA 之所以能绑定客户，是因为 FPGA 的布局布线从来只能在对应的 FPGA 厂商自己的 EDA 中完 成，使得软硬件形成了极强的绑定。并且，由于不同厂商 FPGA 的细节、EDA 环境各不相同，转换到另一 家 FPGA 厂商是非常困难的。对于越大型的设计，转换的难度更高，一般需要重新走一遍“综合-布局布线” 的流程，并伴随着大量的调试工作，而这些新 FPGA 平台的适配工作通常可以耗费近半年时间。因此，如无 必要，客户通常不会更换 FPGA 厂商，而是根据自身的量产计划每年重复订购，展现非常强的客户粘性。这 使得头部玩家在获客上有非常明显的规模效应，稳定的客户进一步巩固了市占率。

高客户黏性使得 FPGA 头部玩家出现获客成本的规模经济，进一步提升了行业的进入壁垒。同样地，为了减 少转换成本，客户会倾向于沿用上一代 FPGA 的供应商，即跨代际的客户黏性也非常强，这使得 FPGA 的头 部厂商在获客成本上出现规模经济。随着 Xilinx 的市占率从 1990 年的 19%上升到 2003 年的 50%，其 SG&A（销售和管理费用）占收入比例从接近 30%下降至 20%，在 Xilinx 巩固了市场地位后的 20 年间，又逐年下 降至接近 10%的水平。Altera 同样，SG&A 比例从 90 年代最高的 25%下降至 2014 年的 16%，充分说明了 头部在获客上的规模优势。 因此，对于 FPGA 厂商来说，竞争策略就是尽可能领先对手推出新一代的产品，在前 2 年完成尽量多的 Design-wins，以获得更多被锁定的客户。由于选型的一过程通常持续 9-12 个月，如果有厂商在新品发布上 可以做到领先对手大半年以上的时间，那客户通常只能选择这家厂商的产品进行设计，并在 1-2 年后量产， 领先厂商因此能在早期获得 100%的份额。这也是为什么 FPGA 的制程领先往往能够预测 2 年之后的市场份 额。例如，Xilinx 在 2015 年 9 月发布 16nm 的 UltraScale+新品，而竞争对手 Altera 在 2016 年 10 月才发布 14nm 的 Stratix 10，落后 Xilinx 一年以上的时间，这使得 2017 年 6 月时，Xilinx 在新一代产品的市场份额 达到了 100%。

在获得强劲的 Design-wins 之后，FPGA 厂商凭借 HVM（High-Volume Manufacture）阶段的大量订单迅 速降低成本，并进一步开启激进的降价，以阻止落后竞争者的进入。在客户完成选型后，便开始自己的系统 设计，完成最终的下游客户送样之后，就开始向 FPGA 厂商下大批量生产的订单，一般客户会在 2 年内完成 选型到系统设计。一旦开启 HVM 阶段，FPGA 厂商可以迅速摊平前期投入的包括 NRE、软件研发等的固定 成本，并开始激进地降价。例如，Xilinx 新品推出后每年降价 30%，两年累计降价 50%。因此，制程落后 2 年以上的 FPGA 厂商，往往面临着非常强的进入壁垒。我们测算，即使在第 5 年开始每年获得市场上 15% 的需求量，在整个历史周期获得的累计收入也仅有整体市场的 6%，往往不足以支撑下一代新品的研发。而龙头可以获得这一代 FPGA 在整个生命周期中 59%的收入，足够用于下一代产品的研发。换句话说，落后厂 商会愈发落后，龙头在新一代产品的竞争者会越来越少。这也是为什么历史上许多玩家撑不过 5 年的原因， 落后的厂商无法获得足够的收入投入到下一代产品的高昂的开发中，选择退出。在 2-3 轮迭代后，市场上其 他玩家的比例会大幅减少，市场份额会向头部集中。

除了成本之外，龙头在产品定价上具有明显的溢价。行业龙头之外的玩家的产品普遍出现折价的情况。例如， 行业第二名 Intel/Altera 的产品布局与 Xilinx 类似，其高、中、低产品线指标与 Xilinx 相近，但在电信、数据 中心和 A&D 三个市场，平均售价均比 Xilinx 低 20%以上。而行业第 3-4 名 Microchip 的产品集中在低价的中 低容量领域，因此平均价格比 Xilinx 低 80%-90%。 FPGA 头部厂商毛利率均稳定维持在 60%+的高水平区间。1990 年以来，Xilinx 和 Altera 的毛利率基本维持 在 60%以上，仅 2001 年因为科网泡沫去库存掉落至 50%以下。其中，Xilinx 专注高性能，但同时成本亦略 高，下游来看，Xilinx 同时拥有高毛利的 A&D 和低毛利的消费市场；而 Altera 下游集中在通信市场，来自 A&D 市场的收入占比较低，虽然价格低于 Xilinx，但专注降低成本。综合考虑下来，二者毛利率差距不大， 在 5pct 以内。Lattice 虽然是中小容量的 FPGA，但凭借在低功耗的竞争优势，毛利率也能维持在 50%以上， 近 3 年来更是凭借汽车市场的优势和中容量 FPGA 的突破，将毛利率提升至 60%+。

FPGA 龙头在研发上同样具有规模经济。作为龙头，Xilinx 可以在研发费率正常的情况下，绝对金额与第二 名 Altera 每年拉开近 1 亿美元以上的差距，随着 Xilinx 在 03 年市占率爬升至 50%，这一差距越拉越大。每 年在研发上多出来的投入可以用于加强自身的竞争优势，比如更多的技术/架构创新、更完善的 EDA 开发、 更快的研发进度等方面，而不必损失盈利能力。

FPGA 厂商收入曲线的本质是每一代产品收入曲线的叠加，必须每 2-3 年推出新品，以避免产品周期造成的 收入下滑。我们测算，如果 FPGA 公司每 2 年推出新品，每一代产品价值量是上一代的 1.2 倍，公司的收入 曲线将呈现“台阶状增长”的特征。如果新品推出节奏延缓到每 4 年一次，在每一代产品价值量依然是上一代 的 1.2 倍，公司的收入会出现阶段性的下滑。因此，FPGA 等迭代迅速的数字芯片公司，必须每 2-3 年就要 推出更高价值量的新品，以避免收入出现“青黄不接”的情况，龙头 Xilinx 更是每 1-2 年就推出新品。除了 产品周期外，FPGA 厂商的收入曲线还叠加了当年的宏观经济、个别下游需求、库存水平等因素的影响。例 如，1996-1997 年、2000-2001 年、2007-2009 年、2012 年、2015 年、2018-2019 年都有宏观经济下滑背 景下半导体行业去库存的情况。

3. FPGA 厂商之间的竞争，究竟在“拼什么”？ 龙头赛灵思如何培育竞争优势？

我们从 FPGA 的客户的视角分析，发现客户对 FPGA 主要有两大诉求：一是为自己的产品获得竞争力的提 升，二是降低开发的风险。一般来说，系统的竞争力来自于在性能、功耗、可靠性、上市速度和成本上的综 合表现，FPGA 的客户——工程师在设计其产品时往往是基于以上五个维度思考，并在产品设计上做出自己 的权衡。通常来说，更先进代际的 FPGA 能提供更好的性能和功耗表现，能做到更小的芯片或者相同面积下 更高的性能，使得自家产品更受消费者的青睐。因此，选择制程领导者是惯例。除此之外，在以上五个维度 的表现最贴近自身情况，即产品定义最接近需求的 FPGA，往往会获得青睐。 第二，工程师会优先选择能持续迭代的产品，需要 FPGA 公司做出产品演进的承诺，以避免发生自己产品迭 代时需要更换 FPGA 厂商的情况。更重要是，由于从新品推出到量产往往需要 9-12 个月，工程师会优先选 择那些有可靠量产历史的厂商，以避免出现 FPGA 厂商倒闭，导致的自己产品不能量产的风险。此外，FPGA 厂商提供的各种软 IP 对于工程师来说是非常有吸引力的，从 EDA 的 IP 库中调用 FPGA 厂商的提供的 IP， 可以极大地节省他们的开发时间和难度，如果 FPGA 厂商提供的 IP 很少、或者可靠性不高，则是扣分项。

除了产品竞争力以外，工程师的另一大诉求是降低开发风险，他们在选择某一个厂商的 FPGA 时，往往是由 于过去在这家厂商的开发体验很好，而换开发环境是每一个工程师竭力避免的。由于各家 FPGA 和 EDA 细 节各不相同，在一家 FPGA 厂商能跑通的设计，直接不加调试转移到另一家 FPGA 厂商能跑通的可能性非常 低，其中的工作量往往具有高度的不确定性。因此，为了降低开发的成本和风险，如无必要，工程师往往不 愿意切换到新的 FPGA 厂商。此外，FPGA 厂商的技术支持也是非常重要的考虑，在 FPGA 的开发中的时常 会遇到各种问题，对于大客户来说往往有充分的 FAE 对接支持，但是 FPGA 更多的是中小客户群体，此时 FPGA 如果有充分的技术文档、或者有完备的开发社区，就能减少大部分开发遇到的问题。

从客户的视角延伸到 FPGA 竞争的关键因素，我们总结为以下六点：客户关系、产品、IP 库、软件、制造 和运营能力，并在图中逐一回答了赛灵思在这六个因素中如何做到独一无二，即赛灵思是如何培育自己的竞 争优势的。 我们认为，赛灵思成为龙头的原因在于：1）制程领导者。正如我们前文分析，制程是 FPGA 市场份额的最 直接竞争因素。除了 0.13μm 和 40nm 之外，赛灵思一直是行业内制程领导者的角色，能持续开启“技术领 先-订单-成本优势-客户黏性-下一代研发投入”的正向循环； 2）对客户的需求把握最好，优秀的竞争策略制定和执行能力。在 FPGA 中嵌入固化单元，往往比使用 LUT、 寄存器等万能资源来说，拥有更低的功耗和面积。尽管如此，要嵌入哪些固化单元需要设计者权衡，因为 FPGA 的开发者购买的是整个芯片，他们仍有可能为自己不需要或者不使用的功能付费；另一方面，如果 FPGA 的 固化功能太少，其在市场上的竞争力就大为降低，因为客户不得不使用太多的宝贵的可编程逻辑资源，去实 现本来应该固化的功能，功耗和时延均大幅增加。这都需要 FPGA 公司有非常好的客户的沟通。因此，早在1998 年，赛灵思就区分了高端和低容量的市场，针对低容量市场推出了低成本的 Spartan，面向那些需要 FPGA 的灵活性和高并行性，但又不需要通信市场一样需要收发器等高性能的硬核的场景。而 00 年 Altera 专注于推出最高性能的 Excalibur，并没有重视低容量市场，直到 Excalibur 失败后，2002 年 Altera 才效仿 赛灵思推出高端的 Stratix 和低成本的 Cyclone。除了产品，赛灵思在 98 年第一个在 Virtex 上实现了 FPGA 的远程升级功能，只需要简单地将编程文件发送到联网的设备中，就可以使其符合不断变化的通信标准，不 需要工程师走到基站一个个升级软件，而这一点是当时很多 ASIC 所没办法做到的。这一远程重配置功能的 加入为客户节省了大量的时间和金钱的成本，使得 Virtex 在通信市场大受欢迎，推动 Xilinx 的市场份额从 98 年的 30%提升至 03 年的 50%。

Altera 历史上在 Excalibur 的失败，说明了产品定义和需求匹配的重要性。在 FPGA 上嵌入处理器 硬核，早在 2000 年就有过尝试。在 0.18/0.15μm 节点中，Altera 为了和赛灵思在性能上竞争，将 ARM9 嵌入到了其最新的 SOPC FPGA Excalibur 中，成为业内首个将处理器嵌入到 FPGA 的厂商。 然而，刚刚经历科网泡沫的客户将功耗提升到了和性能同等重要的位置，不愿意为过高性能的 FPGA 付费，对 FPGA 需求仍然在灵活性上，使得 Altera 在 0.18/0.15μm 的 FPGA 市场份额陡降至仅有 20%，而此前赛灵思和 Altera 一直都维持在 6-4 分成的局面。Altera 之后吸取了教训，在嵌入固化单 元时进行了非常小心的考虑，不再一味强调产品的性能，而是强调了解客户需求，并在 2002 年推出 了针对高端市场的 Stratix 和中低容量的 Cyclone，在 0.13μm/90nm 市占率反超赛灵思。然而，Xilinx 在 FPGA 全市场的市占率已经和 Altera 拉开了明显差距。1999 年，Xilinx 和 Altera 市占率分别为 35% 和 33%，相当接近；在 2000-2002 年，Xilinx 凭借高性能的 Virtex 在业内树立了技术领导者的地位， 凭借低成本的 Spartan 迅速扩大客户群和出货量，市占率迅速爬升，在 2002 年达到了 49%，而 Altera 市占率降低到了 31%，基本错失了最佳的追赶期。

3）生态的培养效果最好。赛灵思有着所有 FPGA 厂商中最完备的文档说明，这一点对于中小客户来说非常 有吸引力，因为他们通常没有大客户拥有的 FAE 支持。在用户群体培养中，在高校中 FPGA 教学中几乎都 会以赛灵思为例，工程师的基础最好。在 IP 库中，赛灵思拥有最完整的 IP 库，910 个 IP 中，近 60%是自 研 IP，用户可以直接调用，不需要自己重新研发，而 Altera 约为 278 个，选择范围远小于 Xilinx。除此之外， Xilinx 在多个维度上有非常强的综合表现，包括 EDA 的迭代速度、易用性等。

（本文仅供参考，不代表我们的任何投资建议。如需使用相关信息，请参阅报告原文。）