先进封装作用与技术发展如何？

封装是半导体产业链的关键环节，负责实现芯片与外部电路之间的电气连接与机械保护。

半导体封装是集成电路制造的关键环节，负责实现芯片与外部电路之间的电气连接与机 械保护，并有效进行热管理，确保芯片在复杂工作环境下的可靠运行。传统封装技术， 如引线键合，通过将芯片固定在基板上并连接引脚，满足了早期集成电路的基本需求。 然而，随着摩尔定律的持续推进，芯片特征尺寸不断缩小，集成度呈几何级数增长，传 统封装在 I/O 密度、功耗、信号传输速度以及尺寸微缩方面的瓶颈日益凸显。 先进封装始终是动态演进的技术门槛，封装技术已历经五个主要发展阶段。先进封装本 质在于在互连密度、功耗、厚度或异构集成能力等核心指标上实现突破，推动行业技术 代际升级。根据《中国半导体封装业的发展》，全球集成电路封装技术已历经五个主要 发展阶段。当前，行业正向以台积电 CoWoS 为代表的 2.5D/3D 更高阶集成封装技术迈 进。

先进封装既是应对后摩尔时代挑战的关键，也是驱动新一轮行业格局变革的核心动力。 摩尔定律减速暴露“功耗墙、内存墙、成本墙”三重瓶颈，封装技术突破成为突破口。国 际半导体技术路线图（ITRS）指出，集成电路技术会沿 More Moore（延续摩尔定律）和 More than Moore（拓展摩尔定律）两个方向发展。过去几十年，摩尔定律推动集成电路 特征尺寸持续缩小，每两年晶体管密度翻番，带动芯片算力同步提升，但 2015 年以后， 集成电路制程的发展进入了瓶颈，7nm、5nm、3nm 制程的量产进度均落后于预期。随着 台积电宣布 2nm 制程工艺实现突破，集成电路制程工艺已接近物理尺寸的极限，集成电 路行业进入了“后摩尔时代”。 1）在 0.13um 节点后，漏电流激增、电压缩放受限，Dennard Scaling 效应失效，芯片 功耗难以有效抑制，散热压力成为性能进一步提升的主要障碍，“功耗墙”问题日益突 出。2）算力需求飙升，处理器性能与内存带宽差距不断扩大，AI 等高带宽场景下“内存墙” 成为系统效能短板。 3）先进制程开发成本激增，根据甬矽电子招股说明书援引 IC Insights，5nm 芯片研发 费用高达 5.4 亿美元，已是 28nm 的 10 倍，“成本墙”极大抬升了性能提升的边际代价。 上述多重制约，使单纯依靠制程微缩的摩尔路径渐趋极限，迫使产业链向封装等新型集 成技术寻求突破。

封装环节从“后工序”变成“性能发动机”，晶圆厂与 OSAT 共同推进技术突破。 制 程微缩红利减弱，先进封装已经不只是“装”，而是“参与芯片架构设计”的一部分，通过多 芯片集成、高密度互连、异构封装等方式，实现功能模块的灵活组合及性能提升，降低 能耗与成本。因此全球半导体产业链分工格局正在重塑，根据 Yole 的数据，2023 年先进 封装领域资本开支为 99 亿美元，主要来自台积电、英特尔、三星、SK 海力士等半导体 大厂，并预计 2024 年先进封装领域资本开支或增加到 115 亿美元。先进封装已占 IDM/ 晶圆厂 2023 年资本开支的 9%，约占头部 OSAT 的 41%。晶圆厂与 OSAT 均在加快向高 端封装布局，推动产业链价值重心前移。

AI 大模型及高算力应用推升算力需求，催生先进封装市场爆发式扩容。尤其是生成式 AI 带来的指数级算力需求，Deloitte《2025 global semiconductor industry outlook》 预计 2025 年生成式 AI 芯片销售额将突破 1500 亿美元，占半导体总收入逾 20 %。经中国信通院 《先进计算暨算力发展指数蓝皮书（2024 年）》测算，2023 年全球计算设备算力总规模 为 1397EFlops，增速达 54%，其中基础算力规模为 497 EFlops；智能算力规模为 875EFlops， 占总算力比例达到 63%，同比增加 13 个百分点；超算算力规模为 25EFlops。与此同时， 台积电在业绩会上披露， 25 年将持续大力扩产，目标 CoWoS 产能翻倍，但 2026 年前 供给或仍难追上 hyperscaler 与 GPU 厂商的排产需求，将先进封装从成本中心推向为价值 中心。

近年来，先进封装的技术发展方向主要朝两个领域发展： 制程上探——晶圆制程领域：属于以单一功能芯片的高密度互联和电气性能优化为 核心的同构集成结构。在晶圆级封装（WLP）基础上不断发展，为了在更小的封装 面积下容纳更多引脚，利用晶圆上制作凸点工艺（Bumping）、晶圆重构工艺、硅通 孔技术（TSV）、晶圆扇出技术（Fan-out）、晶圆扇入技术（Fan-in）等技术。 系统下沉——集成模组领域：以系统级封装（SiP）为代表，包括采用了 FC、2.5D、 3D 等技术的系统级封装产品，将以前分散贴装在 PCB 板上的多种功能芯片集成为 一颗芯片，压缩模块体积、缩短电气连接距离以提升芯片系统功能，代表侧重异构 集成的发展方向。

主流先进封装结构在集成形式和工艺复杂度等方面各具技术优势，面向不同应用场景各 具优势： Flip-Chip（倒装封装）：通过将芯片翻转，使 I/O 焊球直接与基板连接，取代传统 引线键合方式，大幅提升互联密度、散热效率和信号传输速度，具备更优的电气性 能。该结构支持多芯片集成和紧凑排布，兼具集成度和成本优势，是最早大规模商 用的先进封装形式之一，主要用于 CPU、智能手机和射频 SiP 解决方案。 晶圆级封装（WLP/Fan-Out）：WLP 以整片晶圆为单位进行封装加工，与 FC 相比， WLP 的芯片与 PCB 之间没有基板，而是重布线层 RDL，封装尺寸接近芯片本体， 具备小型化、低成本等优势。目前 WLP 分为扇入型（WLCSP）和扇出型（FO）， 两者差异为 RDL 布线是否可以向外，Fan-Out 通过重构晶圆边界区域并进行重新布 线，使 I/O 数目超出芯片本身限制，有效提升引脚密度与散热性能。广泛应用于对尺寸敏感、集成度要求高的领域，包括手机 AP/PMIC、射频前端、消费电子处理器等。

2.5D 封装（硅中介层集成）：2.5D 将处理器、存储等若干个芯片并列排布在中介层 （Interposer）上，利用 RDL、硅桥、硅通孔（TSV）等技术实现更高密度的互联。 2.5D 具备更高的集成密度和更优异的热管理能力，适合高算力与高带宽需求场景。 例如台积电 CoWoS 系列即采用 2.5D 封装，为 FPGA、GPU 等高性能产品集成提供 解决方案。

3D 封装（硅通孔垂直堆叠）：3D 封装利用硅通孔（TSV）等垂直互联技术，将多个 芯片堆叠贯穿，并直接与基板相连。该结构可有效降低封装面积与功耗，支持内存、 逻辑芯片的高密度集成，是提升带宽密度与容量的关键技术路径。该技术最早在 CMOS 图像传感器中应用，目前可用于 DDR、HBM 等存储芯片封装及部分 3D 逻辑 芯片等领域，技术难度最高。

随着芯片复杂性与成本压力提升，Chiplet 架构逐渐成为异构集成和系统级平台化发展的 关键方向。Chiplet 是在多芯片模组（MCM）基础上发展出的新型封装架构，将单一复杂 芯片拆分为多个小型、独立且可复用的芯粒单元，并利用 Flip-Chip、2.5D 或 3D 等先进 封装技术实现不同工艺、材料和功能芯片的灵活组合。相比传统单芯片 SoC 方案，Chiplet 方案在良率、性能和成本方面优势明显：一是小芯粒提升晶圆良率，降低生产风险；二 是多芯片分布式架构满足高效能计算和扩展需求；三是异构芯片的灵活集成提升设计灵活性，有效控制成本。

Chiplet 方案+CoWoS 封装，已成为高端算力芯片主流配置。Chiplet 架构以其灵活的异构 集成能力和系统扩展性，逐渐成为高端算力芯片的主流方案。在实际落地过程中，以台 积电 CoWoS（Chip-on-Wafer-on-Substrate）为代表的 2.5D 封装平台，为多颗逻辑芯粒与 高带宽存储（HBM）之间的超高密度互联提供了成熟的工艺路径。据 Trendforce 信息， 当前，英伟达、AMD 等的先进 AI 芯片均基于 CoWoS 平台实现落地量产。

先进封装高密度集成的实现，依赖于一系列高精度工艺的持续突破。核心工艺不仅决定 了封装的 I/O 密度、系统性能和良率水平，也是产业链突围和价值提升的关键所在。

凸块工艺（Bumping）：是实现芯片与基板、电路间高密度互联的基础。该工艺通 过在芯片表面形成微小金属焊球，为 Flip-Chip 等多种先进封装提供了物理与电气连 接点。工艺难点在于焊球阵列的一致性、共面度及尺寸精度，对设备和材料提出极 高要求。随着封装密度提升，凸块工艺的制程能力直接影响整体性能。

重布线层（RDL）：提升引脚数量和信号灵活性的核心环节。RDL 通过在芯片表面 重新布线，将 I/O 信号从原有分布引至更大面积或指定位置，有效突破传统封装 I/O 瓶颈。高阶 RDL 需实现更细线宽与多层堆叠，考验光刻、蚀刻、镀膜等核心工艺能 力。当前高端 RDL 设备和核心材料仍由美日企业主导，国产厂商亟需攻关突破。

硅通孔（TSV）：支撑 3D 封装及高带宽堆叠集成。TSV 通过在硅片内垂直刻蚀微 孔并金属填充，实现芯片间的高速垂直互联。关键工艺包括深硅刻蚀（DRIE）、铜 填充、孔隙控制与后续表面抛光。工艺难点在于高深宽比、孔径均匀性及填充致密 度，对设备和工艺参数协同要求极高。TSV 已成为 HBM、3D NAND 等产品高密度 集成的基础，但其量产良率和成本优化仍高度依赖设备材料的持续迭代。

混合键合（Hybrid Bonding）：重塑芯片级互联密度极限。混合键合通过实现金属 -金属与介质-介质原子级直接结合，大幅缩短信号路径、降低互联电阻，实现超高密 度芯片集成。该工艺要求极致的表面平整度和纳米级对准精度，涵盖清洗、CMP、 超精密键合等全流程工艺设备协同。当前全球仅少数企业掌握混合键合量产工艺， 成为 Chiplet、3D 集成等新型高端封装的核心壁垒。