先进封装技术类型、资本开支、营收及技术梳理

先进封装技术多样，目的是提高集成度和性能并降低成本。

先进封装技术包括FO（扇出型封装）、WLCSP（晶圆级芯片规模封装）、FCCSP（倒装芯片级封装）、FCBGA（倒装芯片球栅阵列封装）、2.5D封装、3D封装、ED (芯片封装)、SiP（系统级封装）等。相比传统封装技术，先进封装由有线变为无线，从芯片级封装拓展至晶圆级封装，从单芯片封装拓展至多芯片封装，从2D封装拓展至2.5D/3D封装，从而缩小封装体积、增加I/O数、提高集成度和性能，并降低成本。Chiplet（芯粒/小芯片）是后摩尔时代的重要路径，相比SoC，具有更高的灵活性、可扩展性和模块化，根据martket.us的预测，全球Chiplet市场规模将由2023年的31亿美元增长至2033年的1070亿美元，CAGR约42.5%。

2023年先进封装领域资本开支为99亿美元。根据Yole的数据，2023年先进封装领域资本开支为99亿美元，主要来自台积电、英特尔、三星、SK海力士等半导体大厂，以及安靠、日月光、长电科技等头部OSAT厂商。Yole预计2024年先进封装领域资本开支将增加到115亿美元。 先进封装约占IDM/晶圆代工厂2023年资本开支的9%；约占头部OSAT资本开支的41%。

2023-2029年全球先进封装营收CAGR为11%。根据Yole的预测，2023年全球先进封装营收为378亿美元，占半导体封装市场的44%，预计2024年将增长13%至425亿美元，2029年增长至695亿美元，CAGR达11%，其中2.5D/3D封装增速最快。从2019-2029年先进封装I/O间距和RDL线宽/线距的技术路线来看，呈缩小趋势。其中锡球I/O间距在300μm不变，RDL线宽/线距从＞5/5μm缩小至＞2/2μm，微凸块间距由80-40μm缩小至50-40μm。混合键合（Hybrid Bonding）使金属-金属、氧化物-氧化物面对面堆叠成为可能，可使凸块间距小于10μm，用在W2W(wafer-to-wafer)和D2W(die-to-wafer)中。

预计2023-2029年全球高端封装市场规模CAGR达37%。根据Yole的预测，高端封装市场规模将从2023年的43亿美元增长至2029年的280亿美元，CAGR达37%；高端封装数量将从2023年的6.27亿增长至2029年的56亿，CAGR达44%。Ø 按终端市场来看，2023年最大的应用是通讯/基础设施，占比超过67%；2023-2029年CAGR最高的应用是移动/消费电子，达50%。Ø 按技术来看，3D堆叠存储（包括HBM、3DS、3D NAND、CBA DRAM）占比最大，预计2029年贡献超过70%；2023-2029年增速较高的平台是CBA(CMOS键合阵列) DRAM、3D SoC、有源Si Interposer、3D NAND堆栈和嵌入式Si桥。

先进封装技术：FO（Fan-Out，扇出型封装）：基于晶圆重构技术，将切割后的好芯片重新放置在载板上，芯片间距离视需求而定，布线可在芯片内和芯片外，可提供更多的I/O数量，包括晶圆级扇出型 (Fan-out Wafer Level Packaging，FOWLP)和面板级扇出型 (Fan-out Panel Level Packaging, FOPLP)。与之相对的FI（Fan-In，扇入型封装）布线均在芯片尺寸内。

WLCSP（Wafer Level Chip Scale Packaging，晶圆级芯片规模封装）：将晶圆级封装（WLP）和芯片尺寸封装（CSP）合为一体的封装技术。WLP是直接在晶圆上进行大部分或全部的封装测试程序，之后再进行切割；与之相对的传统工艺是将单个芯片从晶圆上切割后再进行封装测试。CSP是指整个package的面积相比于silicon总面积不超过120%的封装技术。

FC（Flip Chip，倒装芯片）：将芯片翻转使电气面朝下，通过凸点与基板连接；BGA（Ball Grid Array，球栅阵列）：用焊球代替传统周边引脚。 l FCCSP（Flip Chip Chip Scale Package，倒装芯片级封装）与FCBGA（Flip Chip Ball Grid Array，倒装芯片球栅阵列封装）相比，除整体尺寸更小外，在外形上没有明显差异，

2.5D封装：将多个芯片通过中介层（Interposer）连接，提高XY面密度，可以在保持性能的同时降低成本、提高良率，具有更好的灵活性和可扩展性。3D封装：直接在芯片上打孔和布线，实现Z方向的芯片堆叠和连接。目前在存储领域应用较多。TSV（Through Silicon Via，硅通孔）技术可以实现硅片内部垂直电互联，是实现2.5D、3D先进封装的关键技术之一。相比平面互连，TSV可减小互连长度和信号延迟，降低寄生电容和电感，实现芯片间低功耗和高速通信。

ED (Embedded Die，嵌入式芯片封装)：将芯片嵌入基板内部，而非安装在基板表面上，可以缩短电路长度，提高电气性能，减小封装尺寸。 l 根据martket.us的预测，ED封装市场规模将由2023年的0.95亿美元增长至2033年的6.09亿美元，CAGR约20%。

SiP（System in Package，系统级封装）：根据国际半导体路线组 织（ITRS）的定义，SiP是将多个具有不同功能的有源电子元件与可 选无源器件，以及诸如MEMS或者光学器件等其他器件组装到一起，实 现一定功能的单个标准封装件，形成一个系统或者子系统。 SiP封装内部可能用到倒装芯片、芯片堆叠、晶圆级封装等多种封 装技术。