HBM优势、应用、需求、市场格局及工艺流程分析

HBM市场前景广阔，国内有望加速扩产。

1.HBM适用于高性能计算

HBM具备高带宽、低延迟、低功耗等优势。高带宽存储器（HBM）是一种采用三维堆叠和硅通孔（TSV）等技术的高性能DRAM，其核心优势在于，增加了存储堆栈的数量和位宽，缩短了存储芯片和逻辑芯片之间的距离，降低了工作电压并减少了信号线的数量和长度，因此具备高带宽、低延迟和低功耗等优势。

HBM适用于高性能计算领域。在各类DRAM产品中，DDR主要用于 消费电子、服务器、PC等领域，LPDDR主要用于移动设备、手机及 汽车领域，GDDR主要用于图像处理GPU，HBM主要用于数据中心、 AI计算加速卡、高端专业显卡等高性能计算领域，具备显著优势。 高速高带宽：HBM2E和HBM3的单引脚最大I/O速度低于GDDR5存 储器，但HBM的堆栈方式可通过更多I/O数量提供远高于GDDR5存 储器的总带宽。 可扩展更大容量：HBM通过多层堆叠DRAM芯片，可实现更大的存 储容量，此外通过SiP集成多个HBM叠层DRAM芯片，进而实现更大 的内存容量。 更低功耗：HBM采用TSV和微凸块技术，DRAM裸片与处理器间实 现较短的信号传输路径、较低的单引脚I/O速度和I/O电压，进而具备 更好的内存功耗能效特性。 更小体积：HBM将原本在PCB板上的DDR内存颗粒和CPU芯片全 部集成到SiP中，因此具备空间节约优势，根据《高带宽存储器的技 术演进和测试挑战》（陈煜海等，2023），相比GDDR5存储器， HBM2节约94%的芯片面积。

AI驱动下HBM需求快速增长

受益AI发展HBM前景广阔。根据《AI and Memory Wall》（Amir Gholami等，2024），过去20年服务器硬件FLOPS（每秒浮点运算次数，评估CPU和GPU算力的标准之一）峰值以每2年3倍的速度增长，远超过DRAM和互连带宽的增速，内存问题成为AI应用的重要瓶颈。根据外媒拆解，英伟达H100成本接近3000美元，其中占比最高的是SK海力士的HBM，其成本约2000美元，直接超过制造和封装，随着AI市场规模快速发展，高性能内存需求有望持续增长。

全球HBM市场规模快速增长。根据TrendForce集邦咨询数据，2023年全球HBM市场规模约43.56亿美元，2024年预计将达169.14亿美元，同比增长约288.29%；HBM单价相比传统DRAM高出数倍，相比DDR5价差约5倍，叠加AI芯片迭代促使HBM单机搭载容量扩大，预计2023-2025年HBM占DRAM总产能及总产值的比例均会大幅增长；产能方面，2023/2024E年HBM占DRAM总产能2%/5%，2025年占比预计将超过10%；产值方面，2023/2024E年HBM占DRAM总产值8%/21%， 2025年占比预计将超过30%。

海外三巨头垄断HBM市场

HBM市场高度集中。目前全球HBM市场被SK海力士、三星、美光三家企业垄断，根据TrendForce集邦咨询数据，2023年市占率分别为47.5%、47.5%和5%，2024年SK海力士市占率预计增至52.5%。产能方面，HBM三大供应商均在积极扩产，根据TrendForce集邦咨询数据，2023年底SK海力士、三星、美光HBM总产能（含TSV）为4.5、4.5、0.3万片/月，2024年底预计增至12-12.5、13、2万片/月，但产能会根据验证进度、客户订单持续调整。

三大巨头HBM产品持续迭代。2024年HBM3是市场主流产品，根据TrendForce集邦咨询数据（2024/3/18），SK海力士市占率超过90%，2024Q1三星HBM3产品陆续通过AMD MI300系列验证，后续将会逐步放量。HBM3E方面，根据TrendForce集邦咨询数据（2024/6/18），SK海力士已成功量产用于AI的超高性能HBM3E，实现全球首次向客户供应现有DRAM最高性能的HBM3E，三星已开始向客户提供HBM3E 12H样品，预计2024H2开始大规模量产，美光已经开始量产HBM3E。

2、HBM工艺流程复杂，TSV、堆叠是关键环节

HBM工艺复杂，设备多元

HBM工艺流程包括DRAM、逻辑芯片加工及互连。HBM技术涉及顶层DRAM、中间层DRAM、底层逻辑芯片的加工，通过将DRAM堆叠焊接至逻辑芯片上方的方式完成HBM封装。 顶层DRAM不涉及TSV，其厚度可增加，从而控制封装体的整体翘曲、最终成品厚度。 中间层DRAM和逻辑芯片的工艺流程基本一致，区别在于，不会在完成TSV和布线加工后对逻辑芯片进行解键合，而是在堆叠封装完成后，再进行解键合、单颗划切等流程。

TSV是HBM核心工序，成本占比30%。根据《Cost Breakdown of 2.5D and 3D Packaging》SavanSys，对于4层DRAM+1层逻辑芯片的HBM，在99.5%键合良率下，TSV、前段工艺、后段工艺、组装、晶圆凸点、测试等环节的成本占比分别为30%、20%、20%、15%、3%、1%。其中，1）TSV制造、TSV显露成本占比分别为18%、12%；2）前段工艺是指晶圆正面RDL；3）后段工艺包括晶圆背面所有工序；4）组装包括所有键合；5）晶圆凸点包括所有凸点工序；6）测试是指组装前所有环节的测试（含TSV）。

HBM相关工艺种类较多，分类方式多元，我们参考SK海力士公告，从TSV、Bump、减薄、堆叠/填充、测试等五大环节展开，介绍HBM主要工艺，其中，减薄环节主要介绍临时键合及解键合、CMP工艺，堆叠/填充环节主要介绍TCB、混合键合、MR-MUF工艺。

TSV：核心工序，良率要求高

TSV可提高带宽、降低功耗。TSV是一种垂直互连技术，相比引线 键合，能够大幅缩短互连间距，减少信号传输延迟和损失，提高信 号速度和带宽，降低功耗和封装体积。TSV工艺分为先通孔（Via- First）、中间通孔（Via-Middle）、后通孔（Via-Last）三种类型， 其中，先通孔工艺目前主要指TSV转接板的制造，中间通孔工艺是 目前IC厂主要采用的方案，后通孔工艺指目前产业化最为成熟的方 案之一。

TSV工艺良率及成本面临较大挑战。随着TSV工艺趋向小孔径、高密度、大 深宽比，制造过程容易产生内部温度、应力失配等问题，进而产生底部空洞、 内部缝隙、填充缺失等典型缺陷，将会影响TSV工艺良率及成本。随着TSV数 量增加，单一TSV良率面临更高要求，根据《先进倒装芯片封装技术》，3D IC集成的良率随着芯片数量增加而呈指数下降。

Bump：持续微型化

凸点工艺持续微型化，电镀工艺适用于小节距凸点。随着IC集成度 的提高、IO/数量的增加，凸点尺寸、间距和高度都在下降，尺寸和 成本是Bumping工艺选择的重要影响因素。HBM主要采用micro bumping工艺制备微凸点，采用电镀法制备微凸点。根据《先进倒 装芯片封装技术》，对于极细节距凸点，电镀是成本效益最好的工 艺，良率最高，且对小尺寸凸点电镀速度快，凸点密度高。

减薄：TBDB提高良率及性能

TBDB能够提高产品良率和性能。超薄晶圆的机械强度低，翘曲度高，为了解决其支撑和传输中的高碎片率问题，同时提高产品良率和性能，通常采用临时键合和解键合工艺（TBDB）。 临时键合：常用方式包括干膜、胶水两大类，主要步骤包括键合介质涂覆、前烘固化、晶圆与键合载片对准、真空热压等。 解键合：常用方式包括UV照射（针对UV干膜）、机械剥离（针对热熔胶）、热滑移剥离（针对热熔胶）和激光剥离（针对激光胶），主要步骤包括翘曲矫正、热解滑移（或其他方式剥离）、晶圆清洗等步骤。

CMP工艺涉及多种变量及耗材。化学机械研磨（CMP）工艺结合化学反应和机 械研磨去除沉积的薄膜，是一种表面全局平坦化技术，可用于晶圆抛光（几μm 的硅被去除）、平坦化（材料去除量约1μm或更少）等工序。CMP工艺对于集 成金属和介质层、双大马士革工艺互连十分重要，根据Preston公式，如何保证 晶圆面上的加压、晶圆与研磨垫之间研磨速度的均匀性是关键。此外，CMP工 艺涉及多类耗材，如研磨液、研磨垫、固定环、调节器等。

堆叠/填充：TCB应用广泛

贴放精度、加热/降温速度是TCB设备的关键指标。TCB主要用于创建原子级金属键合，利用力和热促进原子在晶格间迁移，从而形成清洁、高导电性和坚固的键合。对于TCB设备，关键指标是贴放精度、快速加热/降温能力。TCB主要步骤包括，1）在基板上喷涂助焊剂；2）贴片头（BondHead）捡起晶片迅速加热到临界锡球融化温度；3）相机对位后，贴片头把晶片精准贴放到基板的凸点阵列区；4）在基板与晶片凸点接触的瞬间，贴片头从压力敏感控制转为位置敏感控制，并迅速加热到锡球融化温度以上保持数秒，之后贴片头迅速冷却，使得上下凸点间的连接变为固相。

测试：HBM测试存在诸多挑战

TSV缺陷检测较为复杂。以TSV工序为例，TSV刻蚀及填充质量对三维集成整体性能影响显著，微小尺寸、层叠结构及晶圆减薄等特征使得TSV缺陷检测较为复杂。TSV缺陷检测方法通常包括电学检测方法、光学检测方法、声学检测方法和X射线检测方法，不同方法各有优劣。 电学检测：能够同时实现三维集成功能完整性和性能优劣性的测试，但探针尺度大、数量少，且探针与晶圆之间接触应力大，易损伤甚至直接损毁晶圆。 光学检测：红外光线具有硅穿透性，可用于TSV形貌测量，但不能用于金属内部缺陷检测，实际应用受限。 声学检测：传统超声波测量方法分辨率不足，高频声波能量衰减速率快、传播距离短，实际应用受限。 X射线检测：能够提供很高的分辨率，对各种材料和结构内部缺陷适用性强，但分辨率和样品尺度之间存在矛盾，三维重建效率较低。