先进封装核心技术有哪些？

封装技术经历第三次重大变革，迈向高引脚、高集成、高互联。封装技术最 早起源于以双列直插封装 DIP 为主的直插型封装。

1. 核心技术一：Bumping 为先机封装的基石

Bumping 技术是倒装封装的基础。主要通过在晶圆或芯片表面焊接球状或 柱状金属凸点来实现界面间的电气互联，核心在于 UBM（凸点金属化）及 凸点的制备。Bumping 主流工艺主要为电镀，首先，采用溅射或其他物理气 相沉积的方式在晶圆表面沉积一层钛或钛钨作为阻挡层，再沉积一层铜或 其他金属作为后面电镀所需的种子层。其次，通过光刻工艺设计 bumping 所 需的图形。随后，晶圆进入电镀机，通过控制电镀电流、时间等，在定义图 形区生长并得到一定厚度的凸点金属层作为 UBM，电镀完毕后去胶，并以 电镀凸点层作为掩膜，自对准去除凸点外的种金属层。最后通过回流形成大 小均匀、表面光滑的凸点阵列。采用倒装焊能够使互联路径更短、互联尺寸 小、优良的散热性能，且封装的厚度更薄。目前国内 OSAT 封测厂商如华天科技、长电科技、通富微电、甬矽电子等均已具备 bumping 制造能力。

2. 核心技术二：RDL 重定义二维集成

RDL 技术通过重布线，提升二维平面设计灵活性。RDL 技术主要用于晶圆 级封装中的扇出型（Fan-out）封装，通过聚合物（PI 或 PBO）实现重布线， 连接芯片焊区及凸点，由于对芯片上的触点进行重新布局和导电，可以将芯 片管脚引出到外部更宽松的区域，从而降低了封装难度，增加了 I/O 引脚数 量。在加入有源/无源器件后，即变为系统级封装。WLCSP 无需封装基板的 倒装而直接实现芯片粘结，更加牢固，工艺更简单，甚至不需要底部填充， 灵活性也更高，能够满足便携、高速的应用需求。 RDL 工艺流程主要包括：1）涂覆一层聚合物薄膜作为钝化层，以起到应力 缓冲的作用，现已开始采用 PSPI（光敏性聚酰亚胺）薄膜以同时起到钝化保护及光刻胶的作用；2）以曝光显影的方式定义新的导线涂层，并用电镀 技术制作新的金属线路及凸点，实现引脚的重分布。重布线层在延伸和互联 二维平面起到关键的作用，被广泛应用于扇入型 WLP（Fan-in）、扇出型 WLP （fan-out）、甚至 2.5D/3D 封装中。RDL 工艺难点在堆叠层数、线距线宽及 对良率的控制，当前台积电、Intel 走在 5 层 RDL 量产前列。国内，长电科 技（5 层以上）、通富微电（5 层，65*65mm 超大尺寸）、华天科技、盛合晶 微（4 层以上，成品尺寸达 1600mm2）等已具备 RDL 量产能力。

晶圆级封装基于 RDL 技术，应用于轻量化消费市场。晶圆级封装直接在晶 圆/重构晶圆上进行大部分或者全部的封装测试后，再将晶圆切割成单颗芯 片的封装技术。相较于传统封装技术，晶圆级封装不需要引线框架、基板等 介质，可以显著减小封装的尺寸和重量，主要应用于轻量化消费电子产品， 如智能手机、平板电脑和可穿戴设备等。晶圆级封装 fan-in（扇入型）和 fanout（扇出型）两类，其主要区别在于 RDL（重新布线层）的分布方式。在 fan-in 封装中，RDL 通常用于将芯片的连接引脚（Pads）通过金属线（Wire Bonds）连接到封装基板的内部。fan-in 首先在晶圆上进行封装，完成后再 进行切割，布线完全在芯片尺寸内完成，封装大小与芯片尺寸相同。这种布 线方式限制了引脚数量和连接密度，因此适合于单个芯片的封装。相比之下， 在 fan-out 封装中，RDL 用于在封装基板的外部形成一种扩展式布线结构， 使连接引脚可以在基板上自由布置并连接到多个芯片或其他器件。fan-out 先将切割后的芯片布置到人工载板上，再进行晶圆级封装，最后再次切割， 布线既可以在芯片内也可以在芯片外，能够提供更多的 I/O 端子，扩大封装 面积。这种布线方式允许实现更高的连接密度和更多的功能集成，因此适合 于多个芯片的封装。

Fan-out 工艺分为面朝上的先芯片处理（Chip first-face up）、面朝下的先芯片 处理（Chip first-face down）和面朝下的后芯片处理（Chip last-face down）。 Chip-first 的工艺先塑封芯片，按芯片线路面朝上或朝下分为两类。面朝上 的先芯片处理是将芯片面朝上排列并固定在临时载板上，塑封、CMP 减薄 以露铜，再做 RDL 重布线、布线好后在 RDL 层上植球、最后解键合。面朝 下的先芯片处理则是将芯片面朝下固定在临时载板后，塑封完成即解键合， 再完成 RDL 和植球。英飞凌最早报道的 eWLB 即采用此工艺。面朝下工艺 面临着在移除载板后做 RDL 可能造成的翘曲问题，面朝上工艺则解决了翘 曲问题，封装厚度更薄，散热更好，但多了预制铜柱、CMP 减薄步骤，成 本较高，周期较长。Chip-last 则是先在硅承载片上制作 RDL 层和凸点，再 将芯片倒装键合到晶圆上，塑封后，移除硅承载片，切割分离成单个芯片。 该方法 RDL 精度更高、产出率更高，由于硅承载片的支撑，也改善了翘曲 问题，是制备高精度 RDL 中介层的首选方案。 板级封装（FOPLP，Panel level package）为下一代晶圆级封装诱人趋势。 板级封装，即在面板尺寸而非硅晶圆尺寸上实现扇出布线的先进封装工艺， 载板尺寸从 8/12 寸 wafer carrier 更改为 515*510mm 或 600*600mm 甚至更 高方形面板，因此封装效率更高。基于产业数据调研，当板级封装良率达到 90%时，总扇出封装成本可能降低 50%。三星是最早开始进行板级封装的公 司，其第一代 Exynos 9110 率先在 Galaxy Watch 上应用，2023 年，基于 FOPLP 技术的 SOC 芯片首次搭载于 Google Pixel 7 手机上，当前，三星正 集中于 2.5D 方案的开发。FOPLP 已进入量产线，而由于其封装尺寸提升， 对产线和设备要求随之提升，其成本优势仍有赖于产线良率及稼动率。国内 公司如华天科技、奕成科技、中科四合等已开始布局。

3. 核心技术三：TSV 技术是三维堆叠的利刃

空间上革新的技术核心为 TSV 硅通孔（Through SiliconVia）技术。TSV 本 质是晶圆上的制程，通过在硅中介层或芯片中插入垂直的金属填充孔，能够 短距离连接上下层芯片，大幅缩短互连线长度，减少信号传输延迟和损失， 是 2.5D/3D 的核心技术。TSV 的尺寸多为 10μm×100μm 和 30μm×200 μm，开口率介于 0.1%~1%。TSV 技术主要分为 Via-first、Via-middle、Vialast 三种方案。Via-first 在前段制程（FEOL）之前制作 TSV 孔，再做电路 器件和金属互联，实现 core to core 的连接，该方案目前在微处理器等高性 能器件领域应用较多，主要作为系统级芯片 SOC 的替代方案；Via-middle 通孔制造在有源器件之后、金属互联（BEOL）之前，硅通孔技术即用 Viamiddle；Via-last 是在 BEOL 之后穿孔，不改变现有集成电路的流程和设计， 具有较低种子层沉积成本、缩短电镀时间、产能更高，目前，部分厂商已开 始在高端的 Flash 和 DRAM 领域采用 Via-last 方案，即在芯片的周边进行打孔，然后进行芯片或晶圆的堆叠。我国头部封测厂已开始布局 2.5D/3D 技术，如通富微电（2.5D/3D 封装平台 VISionS）、长电科技（XDFOI™ chiplet 技术平台）、华天科技（3D Matrix）、晶方科技（CIS 领域）等。

TSV 核心工艺在刻蚀、铜电镀与临时键合/解键合。完整 TSV 包括 TSV 孔 制作、正面制程、背面制程。其中 TSV 孔制造工艺主要包括：1）光刻，定 义开孔；2）深孔刻蚀；3）沉积介质保护层/扩散阻挡层/种子层；4）电镀铜； 5）化学机械抛光表面平坦化和去除多余种金层；6）磨削露铜。从成本看， 铜电镀和临时键合/解键合在 TSV 工艺中占比最大，均达到 17%。高深宽比 刻蚀一般采用 Bosch 刻蚀，一步刻蚀一步沉积，刻蚀速率可达 50μm/min， 深宽比达 1:80，精度为亚微米级，北方华创 12 英寸深硅刻蚀机 PSE V300 已量产销售。介质保护层 SiO2 沉积一般用 PECVD，北方华创选择 PEALD 方案。阻挡层（Ti/TiN 或者 Ta/TaN 等）和种子层（Cu 等）则选择 PVD 方 案。铜电镀采用 ECP 电化学电镀设备，北方华创、盛美上海等已实现出货。为了 TSV 填充均匀，电镀液中需要通过添加剂调节孔底部、孔侧壁、表面 的电镀沉积速率，安集科技、上海新阳、艾森股份已具备批量出货能力。 TSV 主要有存储 3D 封装、2.5D 中介层封装、CIS 传感器 3D WLCSP 封装 三大领域。TSV 主要有三大应用领域：1）应用于存储类产品的 3D IC 封装， 助力增加存储容量、降低功耗、增加带宽，典型应用如 HBM 堆叠，深宽比 可达 20:1；2）应用于 CIS 等传感器领域的 3D WLCSP 封装，该工艺主要采 用 via last，TSV 深宽比较小（1:1~3:1），这也是 TSV 目前应用最成熟的领 域；3）2.5D 中介层封装，主要用 via middle 工艺，主流深宽比达 10:1，厚 度为 100μm。在 3D 堆叠时，以 CoWoS-S 为例，其主要工艺特点如下：1） 通过微凸点（μbump）将多颗芯片键合至无源转接板上，形成芯片至晶圆 （Chip on Wafer, CoW）；2）减薄晶圆背面以漏出 TSV；3）制备可控塌陷芯 片连接 C4 凸点；4）切割晶圆并将其倒装焊制封装基板上（Wafer on Substrate, WS）。

4. 下一代封装技术：混合键合掀起浪潮

混合键合是实现高密度堆叠的核心路径。随着高性能运算带动的多颗芯片 垂直互联要求提升，传统的微凸点技术面临焊料电迁移、热迁移、桥连短路 等可靠性加剧的问题，不再满足堆叠尺寸极小、I/O 密度要求极高的堆叠需 求，混合键合（或称 Cu-Cu 直接键合）工艺应运而生。混合键合的本质是， 将铜/SiO2 打磨出极其光滑的表面，稍微施加压力或高温，在范德华力的作 用下，就可以实现永久键合。由于 Cu-Cu、SiO2-SiO2、Cu-SiO2界面间都可 以同时键合，因此称为混合键合。该技术的关键点在低粗糙度的磨平方法、 高精度的对准方法、晶圆翘曲的控制方法和铜焊盘凹陷的控制方法等。为了 增强表面结合力，需要增加等离子活化等工序，再通过高精度倒装热压，实 现多界面间的混合键合。混合键合的核心要素有三：高洁净度（nm 级控制）、 高平整度及粘合强度，因此需要先进的前端设备及更贵的洁净室。混合键合 可分为 Wafer to Wafer 及 Die to Wafer 两类。前者主要应用于 3D NAND、 CIS 等 Wafer 间堆叠，对准精度要求极高，偏移量在小百 nm 以内，典型代 表如长存 3D NAND X-stacking 架构，EVG 单台设备价值量约为 500~800 万 欧元/台。Die to Wafer 则主要应用于 3D DRAM、SOIC、异构集成等，对准 精度要求一致，但对机台速率及清洁度提出更高要求。当前，混合键合精度 的极限可以达到 0.05μm 以下，海外头部公司 Besi 设备可以实现 10μm 以 下的连接点间距、0.5-0.1μm 的对准精度，以及 1w~100w 连接点/mm2 的连 接密度。单台设备价值量也迅速提升，以 Besi 为例，同系列倒装用固晶机 单价大约 50 万美元/台，而混合键合设备单价将提升至 150~250 万美元。

受先进封装拉动，混合键合有望于 2024 年迅速起量。最初，混合键合最重 要的驱动因素是缩小 SRAM 与逻辑芯片间的间隙，将 SRAM 放置在逻辑芯 片之上。例如，台积电 SoIC 是目前唯一实现 D2W 混合键合商业化的技术， 并应用于 AMD 3D V-Cache 上（AMD MI3000），其将 SRAM 堆叠在处理器 上，连接密度相对 2D 工艺高了 200 倍，互联密度相对单纯使用微凸点工艺 高了 15 倍，芯片互联的能效也比微凸点工艺提高了 3 倍。当前，混合键合 设备尚处于产品导入期，在图像传感器、逻辑芯片和存储器领域初步实现产 业化。三星将在 X-Cube、Saint 平台上均将采用混合键合，分别用于内存内存、逻辑芯片-存储芯片/逻辑芯片的堆叠，英特尔则将把其应用在 Foveros 上，有望在 2024 年率先实现逻辑芯片与互连器之间的混合键合技术。此外， 海力士也可能率先使用混合键合至其 HBM4 芯片上。根据 Besi 预测，中性 假设下，2025 年对混合键合系统需求将超过 200 台。