台积电经营方面有哪些看点？

CoWoS+InFO+SoIC 构建 3D Fabric 平台。

台积电在先进封装领域起步早、投入大，是全球先进封装技术和产能布局的行业领军者。 2008 年台积电设立集成互连与封装开发部门（IIPD），2011 年即率先推出 CoWoS 平台， 2020 年又正式发布 3DFabric 计算平台，覆盖 SoIC（前端 3D 堆叠）、CoWoS 与 InFO（后 端先进封装）等多元技术路线，为同构和异构集成客户提供全方位解决方案。公司凭借 持续创新和强大产能，实现与 NVIDIA、AMD、苹果等全球头部芯片设计企业的深度绑 定，成为 AI、高端消费电子和先进逻辑芯片的首选代工与封装平台。 CoWoS 平台持续迭代，成为 AI 及高性能计算主流封装方案。CoWoS（Chip-on-Wafer-onSubstrate）是台积电最具代表性的 2.5D/3D 先进封装平台，其架构可分为两部分：CoW （Chip-on-Wafer）阶段，将芯片堆叠于硅中介层上；WoS（Wafer-on-Substrate）阶段，则 将完成堆叠的中介层整体封装到有机基板上。该技术利用硅通孔（TSV）与微凸块实现互 连，能够将 GPU、AI 加速器等先进逻辑芯片与 HBM 模块紧密集成，有效缩短数据传输 路径并提升吞吐量，为 AI 训练、高性能计算（HPC）等带宽和算力需求极高的场景提供 理想解决方案。

自 2012 年率先量产 CoWoS 以来，围绕封装尺寸、布线能力及集成密度持续优化，台积 电 CoWoS 形成了 CoWoS-S/R/L 3 个版本： (1) CoWoS-S：采用单片硅中介层+硅通孔 TSV实现芯片与基板之间的高速电信号传输， 但大尺寸单片硅中介层在制造中存在良率瓶颈，限制了进一步放大封装面积的能力。 (2) CoWoS-R：以有机中介层+细间距重布线层（RDL）取代 CoWoS-S 的硅中介层，可 在 HBM 与逻辑芯片之间以及芯片与基板之间提供高速互连。RDL 能够缓冲基板与 中介层热膨胀系数不匹配引起的应力，提升封装可靠性与良率。 (3) CoWoS-L：采用局部硅互连（LSI）+RDL 中介层构成重组中介层，在保留硅通孔（TSV） 高速互连优势的同时，减少大面积硅中介层带来的良率问题。此外，CoWoS-L 支持 在逻辑芯片下方集成额外元件的能力，例如独立的 IPD（集成无源器件），使其具有 更好 SI/PI 性能。

CoWoS 经历 6 代迭代，演进方向围绕扩大中介层尺寸与提升可集成 HBM 容量。2011 年，第一代 CoWoS 采用最大尺寸约 775mm²（28mm×28mm）的硅中介层，最多可搭载一 颗 HBM。第三代 CoWoS 实现了 GPU 逻辑芯片与 HBM 的首次组合封装，并在后续版本 中不断增加可集成的 HBM 数量，同时持续升级 HBM 规格。发展至 2023 年的第六代， 硅中介层尺寸已扩展至 3400mm²（58mm×58mm），可在单封装内搭载多达 12 颗 HBM。 然而，中介层面积的扩大也带来了良率挑战：晶圆边缘的中介层更易出现缺陷，从而减 少了单片 12 英寸晶圆可切割出的合格中介层数量。

InFO 平台聚焦 Fan-Out 市场，推动移动与高性能终端结构创新。InFO（Integrated Fanout）是台积电于 2016 年量产的一种晶圆级系统集成技术，属于 FOWLP（Fan-Out Wafer Level Packaging）先进封装范畴，通过高密度 RDL 与 InFO 通孔（TIV）实现无需有机封 装基板的高密度互连。

InFO-PoP（集成式扇出型堆叠封装）是业界首款 3D 晶圆级扇出封装方案。通过高 密度 RDL 与 TIV，将移动应用处理器与 DRAM 直接堆叠集成，省去有机基板与 C4 凸块，使封装更薄、信号路径更短，并具备优异的电气与热性能，尤其适合对空间 和能效要求极高的智能手机和平板终端。

InFO-oS（基板上集成扇出型封装）面向高密度互连需求，采用先进的 2/2µm 线宽/ 间距 RDL，可在封装中集成多个高性能逻辑芯片，并支持小至 40µm 的混合 I/O 焊 盘间距。这一高密度互连能力特别适用于 5G 网络设备与计算密集型任务，为下一代网络基础设施和高算力应用提供关键支撑。

SoIC 平台实现高密度 3D Chiplet 堆叠，布局未来系统级集成。SoIC（System on Integrated Chips）是台积电 3DFabric 的前端 3D 堆叠技术，也是业内首个高密度 3D Chiplet 堆叠方 案。SoIC 通过混合键合在芯片间构建直接互连界面，支持多层、多尺寸及多功能芯片的 垂直集成，大幅提升互连密度并减小封装尺寸。平台包括 CoW（Chip-on-Wafer）与 WoW （Wafer-on-Wafer）两种形态，适配逻辑、存储及异构芯粒的灵活组合，满足未来高算力 与高集成系统的演进需求。