DRAM构成、工作原理、关键参数、制程瓶颈及趋势分析

DRAM从2D到3D，存算一体趋势确立。

DRAM是易失性存储器，与CPU/GPU等计算芯片直接交互，可以快速存储每秒执行数十亿次计算所需的信息。DRAM三构成：1）存储单元（Cell ），占据50%-55%面积：存储单元是DRAM芯片存储数据的最小单元，每个单元存储1bit数据（二进制0或1）， 单颗DRAM芯片的容量拓展主要是通过增加存储单元的数量实现（即提高单位面积下的存储单元密度），存储单元基本占据了DRAM芯片50-55% 的面积，是DRAM芯片最核心的组成部分。1个存储单元由1个晶体管和1个电容器构成（1T1C结构），晶体管控制对存储单元的访问，电容器存 储电荷来表示二进制0或1。2）外围逻辑电路（Core），占据25-30%面积：由逻辑晶体管和连接 DRAM 各个部分的线路组成，从存储单元中选择 所需存储单元，并读取、写入数据，包括感应放大器（ Sense Amplifiers ）和字线解码器（Word Line Decoders）等结构，如感应放大器被附加在 每个位线的末端，检测从存储单元读取非常小的电荷，并将信号放大信号，强化后的信号可在系统其他地方读取为二进制1或0。3）周边线路 （Peripheral），占据20%左右面积：由控制线路和输出线路构成。控制线路主要根据外部输入的指令、地址，让DRAM内部工作。输出/输入线路 负责数据的输入（写入）、输出（读取）。

DRAM工作原理：存储电容器会泄漏电荷，因此需要频繁进行刷新（大约每 32 毫秒一次），以维持存储的数据。每次刷新都会读取存储单元的 内容，将位线上的电压提升至理想水平，并让刷新后的值流回电容器，刷新完全在 DRAM 芯片内部进行，没有数据流入或流出芯片。这虽最大 限度地减少了浪费的电量，但刷新仍会占据 DRAM 总功耗的 10% 以上。

DRAM 3D化趋势已现，封装级先行，晶圆级在研发阶段。 3D DRAM分为封装级和晶圆级，封装级3D DRAM属于近存计算，突破内存墙瓶颈，已商业化量产，晶圆级3D DRAM突破2D DRAM制程微缩瓶颈，难度更大，目前仍处于研发阶段。 封装级3D DRAM：指通过封装工艺将多颗2D DRAM Die进行3D堆叠，HBM目前最高堆叠12层DRAM Die，每层Die之间通过 TSV/Microbump等先进封装工艺实现电气连接，最后实现在单位面积下更高的存储容量密度。然后将封装级3D DRAM继续通过 封装工艺与逻辑芯片封装在一起，实现近存计算，性能上实现更高的带宽、更低的功耗，缓解内存墙问题，契合AI芯片要求。典 型产品如HBM、华邦CUBE和WoW 3D堆叠DRAM。 晶圆级3D DRAM：在晶圆结构层面实现3D结构，突破2D DRAM制程微缩瓶颈、实现更高容量密度，目前各家厂家处于探索阶段。

容量、带宽和功耗是DRAM三大关键参数。 ➢ 1）容量：指存储数据的多少，存储容量最小单位是1bit，即表示存储单个二进制（0或1），另外有B、KB、MB、GB、TB 等存储容量单位，关系如下： 1B（Byte，B） = 8bit，1KB=1024B，1MB = 1024KB，1GB = 1024MB，1TB = 1024GB。单位 面积下，存储单元数量越多、存储容量越高，制程是决定单位面积下存储容量的主导因素。 ➢ 2）带宽：指每秒钟的数据吞吐量，单位TB/s、GB/s，内存带宽 = 最大时钟速频率 (MHz) × 总线宽度 (bits) ×每时钟数据段 数量/ 8。 ➢ 3）功耗：数据的传输需要的功耗，功耗越低越好。

DRAM此前符合摩尔定律，后面摩尔定律失效，制程微缩放缓。 ➢ DRAM通过制程微缩（晶体管、电容器、逻辑电路等微缩）实现单位面积内更多的存储单元，即实现单位面积下更高存储容量。 ➢ 1970-2005年，DRAM以每颗芯片的容量每3年增加4倍的速度升级，后续迭代速度不断放缓，带来单位密度提升速度放缓，存储 单元微缩放缓。

DRAM制程微缩难度大，目前制程迭代逼近10nm（1γnm），必须使用EUV光刻机。 ➢ 目前DRAM最新量产制程是1b，10-12nm左右：DRAM制程迭代速度放缓，10nm级别（10-20nm），使用1x、1y、1z、1a、 1b和1c指代，另外美光使用罗马字母1α、1β、1γ对应1a、1b和1c。目前三星、海力士和美光三大家目前量产制程是1b（1β） 制程，近两年将开始迭代1c（1γ）制程。 ➢ EUV的使用：EUV是目前光刻机的天花板，2020年三星在1z节点开始首次使用EUV光刻机，后续的制程沿用EUV，2021年 海力士在1a节点开始使用EUV光刻机，后续制程继续沿用，美光在1c（1γ）节点将使用EUV。

DRAM制程微缩难度：微缩电容器和感应放大器面临挑战。 ➢ 三星在1z、海力士在1a工艺中采用了极紫外光刻（EUV），也未能显著提升密度。它们面 临的主要挑战在于电容器与感应放大器。 ➢ 1）电容器： ➢ 电容器微缩，电容漏电风险、干扰问题变严重。DRAM依赖电容器来存储电荷，但 当电容器变得更小，电荷泄漏的风险增加，从而导致数据的可靠性下降。为了解决 这个问题，工程师们需要开发新的材料和设计方法，以减少漏电率并提高数据保持 能力。另一个重大挑战是干扰问题。在高集成度的芯片上，不同存储单元之间的电 场和磁场干扰变得更加频繁，这可能导致数据错误或损坏。为了应对这一问题，需 要更加复杂的错误校正机制和抗干扰设计，这进一步增加了DRAM开发的难度。 ➢ 电容器制作难度极大。首先，电容器的图案化要求非常高，因为孔必须紧密排列， 且具有极为良好的临界尺寸和覆盖控制，以便接触下方的访问晶体管并避免出现桥 接或其他缺陷。电容器与晶体管极为相似，已缩小至纳米级宽度，不过其纵横比也 非常大，大约 1000 纳米高，而直径却只有数十纳米 —— 纵横比接近 100:1，因此蚀 刻出又直又窄的孔轮廓极为困难。此外，还需要更厚的硬掩模来实现更深的蚀刻， 因为更厚的掩模需要更厚的光刻胶。接下来，必须在整个孔轮廓的壁上沉积几纳米 厚的多个无缺陷层，以形成电容器。另外电容器即使微缩，电容器也需要存储一定 量的电荷，如果电荷过少，“1”和“0”的区别就会变得模糊，会对存储功能产生影响。 ➢ 2）感应放大器：必须进行面积缩放以匹配位线的缩小，感应放大器变得更不敏感，并且随 着尺寸变小而更容易出现变化和泄漏。同时，较小的电容器存储的电荷较少，读取变得更 加困难。

DRAM 3D化趋势已现，封装级先行，晶圆级在研发阶段。 ➢ 3D DRAM分为封装级和晶圆级，封装级3D DRAM属于近存计算，突破内存墙瓶颈，已商业化量产，晶圆级3D DRAM突破2D DRAM制程微缩瓶颈，难度更大，目前仍处于研发阶段。 ➢ 封装级3D DRAM：指通过封装工艺将多颗2D DRAM Die进行3D堆叠，HBM目前最高堆叠12层DRAM Die，每层Die之间通过 TSV/Microbump等先进封装工艺实现电气连接，最后实现在单位面积下更高的存储容量密度。然后将封装级3D DRAM继续通过 封装工艺与逻辑芯片封装在一起，实现近存计算，性能上实现更高的带宽、更低的功耗，缓解内存墙问题，契合AI芯片要求。典 型产品如HBM、华邦CUBE和WoW 3D堆叠DRAM。 ➢ 晶圆级3D DRAM：在晶圆结构层面实现3D结构，突破2D DRAM制程微缩瓶颈、实现更高容量密度，目前各家厂家处于探索阶段。