SiC优势、制造工艺及成本分析

SiC 材料特性带来商业化难题，全产业链降本进行时。

尽管 SiC 相较于 Si 有众多优势，但是由于 SiC 材料特性导致其大批量商业化也面临诸 多挑战，这也是碳化硅器件成本较高的原因所在。除了衬底环节，碳化硅的长晶工艺难度 高之外，碳化硅的晶圆制造环节具备相当高的技术壁垒： 首先，碳化硅材料本身具备诸多难点。相比 Si IGBT，SiC/SiO2 界面缺陷密度比 Si/SiO2 高出 1-2 个数量级，较高的缺陷密度会引起栅氧质量的显著降低，造成器件实际 应用中严重的可靠性问题。碳化硅的缺陷种类非常多，形成机制也很复杂，大体上碳化硅 的缺陷可分为两大类别，第一类是晶体缺陷，包括点缺陷、螺位错、微管缺陷、刃位错等， 晶体缺陷一部分是从籽晶中遗传下来，另一部分则是由 SIC 生长过程中晶体内部应力及杂 质产生的；第二类是表面形貌缺陷，主要是由扩展的晶体缺陷和污染形成的，具体包括划 痕、三角形缺陷、胡萝卜缺陷、掉落物以及颗粒等，例如螺位错易在外延层表面引发小坑 缺陷、胡萝卜缺陷、三角形缺陷及台阶聚集，增大反向漏电流，对器件性能、成品率及可 靠性产生影响。因此，高可靠性、高性能的碳化硅功率器件需要做好缺陷控制，这也要求 厂商对于碳化硅的材料特性具备深刻理解。

其次，碳化硅对制造工艺亦有高要求。碳化硅的晶圆制造大体与硅类似，主要包括光 刻、清洗、掺杂、蚀刻、成膜、减薄等，但是由于碳化硅的材料特性与硅不同，在晶圆制 造中，特定的关键工艺要求晶圆厂掌握大量的 know-how，举例而言：

在蚀刻环节：SiC 的化学稳定性高，室温下几乎不与常见的酸、碱等化学试剂反 应。这种化学惰性使得传统的湿法刻蚀方法在 SiC 上几乎无法奏效，需要用到干 法刻蚀。此外，碳化硅的晶体结构复杂，特别是在制作精细图形时，需要精确控 制刻蚀速率和方向性，以确保图形的保真度和分辨率。因此，SIC 刻蚀过程的掩膜材料、掩膜蚀刻选择性、气体混合物、侧壁斜率的控制、蚀刻速率、侧壁粗糙 度等都需要开发。

在掺杂环节：由于碳化硅中碳硅键能高，杂质原子在碳化硅中难以扩散，制备碳 化硅器件时 PN 结的掺杂只能依靠高温下离子注入的方式实现，高能量的离子注 入会破坏碳化硅材料本身的晶格结构，需要采用高温退火修复离子注入带来的晶 格损伤，同时控制退火对表面粗糙度的影响。

低欧姆接触工艺：器件的源电极需要金属与碳化硅形成良好的低电阻欧姆接触。 这不仅需要调控金属淀积工艺，控制金属-半导体接触的界面状态，还需采用高温 退火的方式降低肖特基势垒高度，实现金属-碳化硅欧姆接触。

栅极氧化工艺：对于 MOS 部件而言，栅氧的质量影响沟道的迁移率和栅极可靠 性，但是不良的 SiC/SiO2 界面质量会降低 MOS 反型层迁移率并导致阈值电压 不稳定。因此，厂商需要优化栅极氧化工艺，例如表面钝化技术能够提高 SiC/SiO2 界面质量。

此外，SIC 是透明的晶圆，这使得光刻工艺难以适应，各设备传送取片难以定位， 也会使 CD-SEM 和计量测量变得复杂；SiC 晶圆相对缺乏平整度会使光刻和其他 加工变得更加复杂。

最后，碳化硅芯片需通过一系列可靠性测试、一致性筛选以满足其高可靠性要求，这 同样需要晶圆制造厂商进行系统性研究。在芯片一致性筛选方面，厂商需要掌握 SIC 材料外延层缺陷筛选方法，并对芯片外观检测平台和算法进行研究，同时利用机器学习对缺陷 进行分类筛选和位置标定。在可靠性方面，由于材料本身及制程工艺的区别， SiC MOSFET 的可靠性测试验证方法相比 Si 功率器件存在差异，更高的界面缺陷密度以及双极 退化等特有的退化机理是影响 SiC MOSFET 在各种恶劣条件下可靠性的重要因素，SiC MOSFET 芯片和封装的同时退化也使得退化特征更加复杂，这些都对 SiC MOSFET 的可靠 性测试验证提出了挑战。考虑碳化硅商业化时间较短，各大应用市场均没有相对成熟的标 准体系，因此碳化硅产品的测试、试验也困难重重，这也要求器件制造厂商能够通过技术 研发，很好的解决可靠性测试问题。

由于以上因素，碳化硅的成本一直较高。当前，随着技术的不断成熟，SiC MOS 各个 环节的成本有望出现大幅度下降，从而推动碳化硅进入大规模商用化时代： （1）衬底和外延国产化，成本正大幅下降：碳化硅产业链中，衬底和外延工艺占据了整 个成本结构的 70%，其中衬底的成本比重更是接近 50%。过去，衬底市场主要被美国 WolfSpeed、Ⅱ-Ⅵ和日本 Rohm 所占据，通过近年来不断的发展，国内厂商的衬底和外延 技术实力大幅提升，天科合达、山东天岳、山西烁科等衬底厂商均已实现批量生产，天岳 先进等厂商的衬底还获得了英飞凌、博世等国际知名企业合作。根据 Yole 的报告，在 2023 年全球导电型碳化硅衬底材料市场占有率排行中，天科合达以 18%的市场份额超过美 国 Coherent（16%），跃居全球第二，山东天岳则以 14%的市场份额排名第四。随着国产 衬底厂商技术实力的快速提升以及产能的积极扩张，2024 年以来，主流 6 英寸 SiC 衬底价 格持续下滑，降幅接近 30%，截至 2024 年中，6 英寸 SiC 衬底价格已跌破 500 美元，2024 年 Q4 衬底价格进一步跌至 450 美元甚至 400 美元。 （2）SiC 器件量产工艺逐渐成熟，良率不断提升：如前文所述，碳化硅在器件制造端面 临诸多新工艺的挑战，这需要厂商逐步积累 Know-how。在碳化硅量产初期，工艺良率较 低，但随着技术和经验的不断积累，当前晶圆制造端的良率已大幅提升。 （3）沟槽型 SiC MOS 的成本优势：SiC MOSFET 平面结构的特点是工艺简单，单元的 一致性较好，雪崩能量比较高，SiC MOSFET 沟槽结构是将栅极埋入基体中形成垂直沟道， 尽管其工艺复杂，单元一致性比平面结构差。但是，沟槽型 SiC MOSFET 相对于平面型 SiC MOSFET 有更高的单元密度、更低的导通电阻、更小的寄生电容、更高的晶圆密度， 并且能够减小开关损耗、提升导通性能，所以沟槽型 SiC MOSFET 可以显著降低单个器件 的成本。当前由于平面栅 SiC MOSFET 工艺复杂度没那么高，而且开发历史比较长，国内外相关产品较早实现量产，相比之下沟槽栅 SiC MOSFET 的发展则较为缓慢，主要受限于 工艺水平和栅氧可靠性等问题。考虑到沟槽型结构带来的性能和成本优势，英飞凌、罗姆、 芯联集成等国内外龙头厂商均在积极推动沟槽栅 SiC MOSFET 的研发和量产，未来随着技 术的进一步成熟，沟槽型 SiC MOS 有望推动碳化硅器件成本进一步降低。

（4）8 英寸产线带来的规模效应：为了降低单个器件的成本，进一步扩大 SiC 衬底尺寸， 在单个衬底上增加器件的数量是降低成本的主要途径，因此 8 英寸 SiC 衬底将比 6 英寸在 成本降低上具有明显优势。Wolfspeed 数据显示，从 6 英寸升级到 8 英寸，衬底的加工成本 有所增加，但合格芯片产量可以增加 80%-90%；同时 8 英寸衬底厚度增加有助于在加工时 保持几何形状、减少边缘翘曲度，降低缺陷密度，从而提升良率，采用 8 英寸衬底可以将 单位综合成本降低 50%。当前国内厂商在 8 英寸衬底领域快速进步，技术已经相对成熟， 天科合达、天岳先进等厂商都已经实现小批量量产。在器件制造端，Wolfspeed、意法半导 体、英飞凌、安森美等国际龙头正在投建 8 英寸产线，加速推进商用进程，其中， Wolfspeed 莫霍克谷工厂是全球首家且最大的 8 英寸碳化硅器件工厂，24 年 6 月的稼动率 达到了 20%。国内厂商芯联集成和士兰微等也在积极推动 8 英寸产线的量产工作，其中芯 联集成的 8 英寸线将于 2025 年进入规模量产，晶圆厂商的 8 英寸线陆续大规模量产有望推 动碳化硅器件成本进一步降低。