先进封装的核心技术有哪些？

先进封装核心技术分别是 Bump/FC、RDL、TSV。

1.Bump 技术：FC 倒装的基础

Bump 技术具备引脚密度高、低成本的特点，是构成倒装技术的基础。 相较于传统打线技术（Wire Bond）的“线连接”，Bump 技术“以点代 线”，在芯片上制造 Bump，连接芯片与焊盘，此种方法拥有更高的端口 密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导 性及可靠性，也是进行 FC（Flip Chip）倒装工艺在内的先进封装工艺的 技术基础。

先进封装中 Bump 凸块的主要制备方法有电镀和植球。形成 Bump 的 方式有电镀和植球，植球工艺指利用植球机将焊球精确放置于已经印刷 助焊剂的晶圆上的工艺，一般适用于直径在 100μm 以上的焊球，100 μm 以下更多的采用电镀方式。Bump 分为焊料 Bump 和铜柱 Bump，焊料 Bump 主要材料是焊料和少量的银、铜，铜柱 Bump 上部分是焊料， 下部分是铜柱。1）铜柱 Bump 相较于焊料 Bump 的优势：间距窄时， 焊料 Bump 的焊料熔化溢出后容易产生桥接，铜柱 Bump 更适合高密度、 窄间距，可以实现更多的 I/O 端口。2）电镀 Bump 制作流程为：①首先 溅射一层 UBM 层（Under Bump Metallization，凸点下金属层）到整个 晶圆的表面，UBM 层作为种子黏附层，可以在电镀时让电流均匀传导到 晶圆表面开口的地方，使各处电镀速率尽可能一致。②在 UBM 层上利 用光刻胶形成掩膜，仅在需要电镀 Bump 的区域开口。③通常采用蘑菇 头形的电镀，即电镀厚度超过光刻胶厚度，Bump 沿着光刻胶表面横向 长大，形成蘑菇头形状。④电镀完毕后去胶，并去除 Bump 外的 UBM 层。⑤最后通过回流形成大小均匀、表面光滑的 Bump 阵列。整个流程 会涉及到的设备&材料：PVD（靶材）、涂胶显影机、光刻机（光刻胶）、 电镀设备（金属、焊料）、去胶设备（剥离液）、刻蚀设备（电子特气）、 回流焊设备等。

Bump 凸块微小化要求键合工艺持续发展。随着芯片集成度的提高以及 工艺技术的发展，Bump 正朝着更先进的趋势发展：1）Bump 不断变得 更小、更精确，例如转变为焊锡合金或金属球的形式，适应更高密度的 集成电路。2）Bump 技术正在从传统的焊接 Bump 过渡到更先进的球形 Bump 或金属填充 Bump，以满足更高的连接密度。而 Bump 结合热压 键合工艺最小可以做到 10 微米节距，对于细间距的 Micro bump，电镀 Bump 非常小的不均匀性也会影响良率和性能，因此 10 微米间距以下需 要依靠混合键合（hybrid bonding），混合键合技术去除芯片之间的填充 物，使其直接连接到铜电极上。混合键合分为芯片到晶圆（D2W：dieto-wafer）技术和晶圆到晶圆（W2W：Wafer-to-wafer）技术，D2W 良 率高但芯片与晶圆的对齐难度大，W2W 良率低（两片晶圆良率相乘）但 技术成熟，更适合应用于成熟制程。

Bumping 市场需求高增，台积电积极扩产引领产业发展。Bumping 工 艺广泛应用于 5G、大数据、AI 等高增领域，故全球 Bumping 市场需求 有望高增。早在 2021 年 7 月，台积电即对其竹南厂扩充新先进封测产 能，主要供应 Bumping，竹南新封测厂区规划总产能会是既有四个封测 厂区的 1.3 倍。如上文所述，混合键合的 Bump pitch 有望达到 2μm 以 下，超过了传统封测厂商的工艺瓶颈，工艺水平向前道晶圆工艺接近， 故而以台积电为代表的晶圆代工厂利用自身工艺精度优势，积极进行 Bumping 等先进封装工艺产能的扩张。

2.RDL 技术：芯片水平方向互连的关键

通常在芯片设计和制造过程中，I/O 端口会分布在芯片的边沿或四周位 置，该方法并不适合倒装工艺，因此出现了 RDL 技术。 RDL （Redistribution Layer）即“重布线层”，用于重新分配芯片的引脚布局 和连接。RDL 技术通过在晶片表面沉积金属层和对应的介质层，形成一 层金属布线，重新布局芯片的 I/O 端口，形成一个占位空间更为宽松的 面阵列的排布方式。RDL 可实现不同芯片之间高速数据的传输：1）可 用于芯片级封装（CSP）和系统级封装（SiP）中，以提供更高的引脚密 度和更复杂的电路互连。2）可用于芯片间的互连，如堆叠芯片（3D 芯片）和芯片级集成电路（IC）。3）在先进封装技术如 FIWLP、FOWLP 中，RDL 通过对 I/O Pad 进行扇入或扇出处理，实现不同类型的晶圆级 封装。例如，在 2.5D IC 集成中，RDL 层将网络互联并分布到不同位置， 将位于硅基板上方和基板下方的芯片的 Bump 连接起来。在 3D IC 集成 中，对于上下层类型不同的芯片，可利用 RDL 重布线层来对齐它们的 IO 端口以实现电气互联。目前主流的 RDL 线宽在 5μm 及以上，未来随着 存储器需求变高，将推动 3-3μm 和 2-3μm 及以下的更小 CD（关键尺 寸）的 RDL 需求。

RDL 技术的难度在于设计精准、工艺复杂：1）对芯片引脚重新布局和 连接的设计必须精确，以确保信号传输的可靠性和稳定性。2）RDL 制 造过程中需要使用高精度的光刻、蚀刻和金属堆积等工艺，以保证准确 的线路形成和可靠的连接。3）RDL 的设计和制造需要与芯片封装和系 统级设计相协调，增加了技术难度。

3.TSV 技术：目前唯一的垂直电互连技术

TSV，即 Through-Silicon Via，指穿透 Si 晶圆实现各芯片层之间电互连 的垂直导电柱。RDL 主要在 XY 轴上进行电互联，而 TSV 主要针对 Z 轴 方向的电互联，是唯一的垂直电互联技术。芯片三维堆叠技术需通过 TSV 实现多芯片的短距离高速通信。TSV 有 3 个关键特征：1）通过在 芯片内部形成孔洞来实现电气互连；2）垂直连接芯片的不同层次，实现 多层堆叠结构；3）TSV 中填充导电材料，通过孔内材料导电实现电气互 连。TSV 主要用于硅转接板、芯片三维堆叠等方面，典型应用有 cowos、 HBM。目前用于三维堆叠的 TSV 直径约为 10μm，深宽比约为 10∶1， 未来先进 TSV 工艺的直径有望达到 1μm，深宽比达到 20∶1，实现更 高密度的互连。

TSV 技术具有高密度互连和高速率等优势。作为目前唯一的垂直电互连 技术，TSV 具备多个优势：1）高密度互连：TSV 可以在垂直方向上实 现高密度的互连，允许更多的信号和功率线路通过芯片或芯片堆叠结构 进行传输；2）低功耗和短延迟：由于信号路径更短，TSV 可以减少功耗 和信号传输延迟，提高芯片的性能和能效；3）三维集成：TSV 使得芯片 的三维集成成为可能，通过将多个芯片堆叠在一起，可以在更小的封装 尺寸内实现更高的功能集成度；4）高带宽和高速率：由于 TSV 提供了 直接的垂直互连通道，它能够支持高带宽和高速率的数据的传输，满足 对快速数据处理和通信的需求。5）缩小封装尺寸：TSV 技术可以实现 芯片内部的垂直互连，从而减小整体封装的尺寸，预计采用 TSV 技术的 封装体可以实现体积减小 35%的同时达到 8 倍以上的带宽以及 40%以 下的耗电量。

TSV 制造涉及到深孔刻蚀、气相沉积、铜填充、CMP、晶圆减薄等工序 设备，技术难度高。TSV 制造的主要工艺流程依次为：深反应离子刻蚀 （DRIE）行成通孔→通过化学沉积的方法沉积中间介电层、使用物理气 相沉积的方法沉积制作阻挡层和种子层→通过电镀或者 PVD 工艺在盲 孔中进行铜填充→使用化学和机械抛光（CMP）去除多余的铜并对晶圆 进行减薄。从工艺次序角度可分为前通孔、中通孔、后通孔和键合后通孔等几种形式。TSV 技术的工艺难度高：1）通常要求晶圆减薄到 50μ ｍ以下，须控制好晶圆减薄的水平度，避免裂片、飞边。2）TSV 工艺对 通孔的宽度以及深宽比都有严格要求，目前首选技术是基于 Bosch 工艺 的干法刻蚀，实现了对腔室内等离子体密度的均匀控制，满足硅高深宽 比刻蚀工艺的要求。涉及的设备&材料：光刻机（光刻胶）、深孔刻蚀设 备（电子特气）、PVD（靶材）、CVD、电镀设备（电镀液）、抛光机（抛 光液）、减薄机（减薄液）等。此外，为了满足 TSV 工艺，晶圆减薄已 成为大势所趋，但超薄晶圆容易产生翘曲，因此在硅转接板的完整工艺 流程中（报告 3.1 节有流程介绍）还需要用到临时键合与解键合工艺： 采用临时键合材料将完成一面图形制造的晶圆预键合到载片上，继续进 行背面工艺制作，完成后将晶圆和载板剥离。