Chiplet优势及发展机遇分析

Chiplet目前聚焦于高性能算力芯片，可以显著提升算力和能效， 是持续提高集成度和芯片算力的重要途径。

Chiplet可获得更高的集成度。通常来说，由于光刻掩膜版的尺寸限定在33mm * 26mm，单个芯片的面积一般不超过 800mm2，而Chiplet通过多个芯片的片间集成，可以在封装层面突破单芯片上限，进一步提高集成度。Chiplet 能够提高芯片设计弹性，同时降低设计成本。SoC方案采用统一的工艺制程，导致SoC芯片上各部分要同步进行迭代。 Chiplet 芯片一般采用先进的封装工艺，将小芯片组合代替形成一个大的单片芯片，可以对芯片上的部分单元进行选择性迭代， 迭代部分裸芯片后即可制作出下一代产品，加速产品上市周期。并且，Chiplet通过采用已知合格裸片进行组合，可以有效缩短 芯片的研发周期及节省研发投入。同时Chiplet 芯片通常集成应用较为广泛和成熟的芯片裸片，可以有效降低了Chiplet 芯片的 研制风险，从而减少重新流片及封装的次数，有效节省成本。

Chiplet能够显著提高大型芯片的良率。一般的芯片生产中，一片晶圆都会切割出很多裸片。 对于有缺陷且无法“修复”的芯 片，剔除就可以了。 在同样的缺陷分布情况下，晶圆上的裸片越大（分割的数量越少），缺陷的影响就越大（剔除的面积就约 大）。Chiplet方案通过将大芯片分成更小的芯片，将单一裸片面积做小，有效地提高了芯片良率。

根据工艺制造良率Bose-Einstein模型: Yield=1/(1+A*D0 ) n (A代表芯片面积，D0 代表缺陷密度，n代表掩膜版层数相关系 数)。单芯片的面积越大，良率越低，对应 制造成本也越高。 随着工艺演进，实现相同功能的情况下单 芯片面积几乎不会缩小，而Chiplet合理地 将不用功能有效划分到不同工艺节点的芯 片上，可以有效降低成本。在 SoC设计中， 模拟电路、大功率 I/Os 等对制程并不敏感， 并无使用高端制程的必要，因此若将 SoC 中的功能模块划分为单独的Chiplet，针对 其功能选择最为合适的制程，可以使芯片 尺寸最小化，进而提高良率并降低成本。

Chiplet发展涉及整个半导体产业链，将影响到从 EDA厂商、晶圆制造和封装公司、芯粒IP供应商、Chiplet产品及系统 设计公司到Fabless设计厂商的产业链各个环节的参与者。在芯片设计端，基于IP复用的模式，设计能力较强的IP供应商有潜力演变为Chiplet供应商，这就要求IP供应商具备高端 芯片的设计能力，以及多品类的IP布局及平台化运作。建议关注国内平台化的IP供应龙头芯原股份，以及积极布局2.5D 封装技术的国芯科技。在EDA软件端，由于Chiplet有更多异构芯片和各类总线的加入，整个过程会变得更加复杂，对EDA工具也提出了新要 求。同时，Chiplet对制程没有太高要求，并且全球标准未确定，国内和国外的EDA软件差距较小。国内EDA企业需要 提升基础能力，应对堆叠设计带来的诸多挑战，比如对热应力、布线、散热、电池干扰等的精确仿真。