CoWoS概念、组成、发展历程、优势与挑战有哪些？

CoWoS由CoW芯片与基板oS连接整合而成。

1.CoWoS是什么？

CoWoS是一种先进的封装技术，能够将多个芯片堆叠在一起，然后封装在一个基板上，形成一个紧凑且高效的单元。 在芯片制造领域，前道、中道和后道指的是半导体生产过程中的三个主要阶段，具体如下： 前道（Front-End Manufacturing ）：前道工艺主要涉及晶圆制造，这是在空白的硅片上完成电路加工的过程，包括光刻、刻蚀、薄膜生长、 离子注入、清洗、CMP（化学机械抛光）和量测等工艺步骤。这个阶段的目标是在硅片上形成晶体管和其他有源器件，以及多层互连结构。 中道（Middle-End Manufacturing）： 中道是介于晶圆制造和封装测试之间的一个环节，有时也被称作 “Bumping”。它通常指的是在晶 圆上形成的凸点（Bumps），这些凸点用于后续的封装过程，使得芯片能够与外部电路连接。中道制造随着高密度芯片需求的增长而变得 越来越重要，尤其是在倒装芯片（Flip-Chip）技术中。 后道（Back-End Manufacturing）： 后道工艺主要涉及封装和测试。包括减薄、划片、装片、引线键合、模塑、电镀、切筋 / 成型和终测 等步骤。这个阶段的目标是将圆形的硅片切割成单独的芯片颗粒，完成外壳封装，并进行电气测试以确保性能符合标准。

目前集成电路前道制程工艺发展受限，但随着大模型和 AIGC 等新兴应用场景的快速发展，科技产业对于芯片性能的要求日益提高，越来 越多集成电路企业转向后道先进封装工艺寻求先进技术方案，以确保产品性能的持续提升。2.5D 封装、3D 封装等均被认为属于先进封装 范畴。 2.5D 封装： 这种封装方式是将芯片堆叠在中介层之上，通过微小的金属线连接不同的芯片，实现电子信号的整合。 3D 封装： 更进一步，3D 封装技术允许芯片垂直堆叠，这为高性能逻辑芯片和 SoC（System on Chip）的制造提供了可能。 CoWoS 严格来说属于 2.5D 先进封装技术，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆， 再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。

2011年台积电开发出的第一代CoWoS-S硅中介层最大面积为775mm²，已经接近掩膜版的曝光尺寸极限（858mm²），对此，台积电研发 出光罩拼接技术突破了该瓶颈，光罩拼接即两个光罩组合，产生重合部分的RDL互联需做到一致。 突破光罩限制后，2014年台积电第二代CoWoS-S产品的硅中介层面积达到1150mm²，第三代、第四代、第五代、第六代硅中介层面积分 别为1245mm²、1660mm²、2500mm²、3320mm²，对应的集成芯片数量分别为1个soc+4个HBM（内存16GB）、1个soc+6个HBM（内存 48GB）、2个soc+8个HBM（内存128GB）、2个soc+12个HBM。 硅转接板面积不断增加，便于集成更多元器件，从第三代开始，CoWoS由同质集成转变为异质集成。第五代芯片不仅对逻辑与内存进行 了改进，还针对硅中介层的RDL、TSV进行改进，在硅中介层加入了eDTC（嵌入式深沟槽电容器）以进一步稳定电源系统。

2.CoWoS的优势与挑战？

CoWoS的优势

高度集成

CoWoS封装技术的一个显著特点是它可以实现高度集成，这意味着多个芯片在一个封装中可以实现高度 集成，从而可以在更小的空间内提供更强大的功能。这种技术特别适用于那些对空间效率有极高要求的行 业，如互联网、5G和人工智能。

高速和高可靠性

由于芯片与晶圆直接相连，CoWoS封装技术可以提高信号传输速度和可靠性。此外， 它还能有效地缩短电子器件的信号传输距离，从而减少传输时延和能量损失。

高性价比

相比于传统的封装技术，CoWoS技术可以降低 芯片的制造成本和封装成本。这是因为它避免 了传统封装技术中的繁琐步骤，如铜线缠绕、 耗材成本高等，从而可以提高生产效率和降低 成本。

CoWoS的挑战

制造复杂性： CoWoS 是一种 2.5D/3D 集成技术，与前代技 术相比，制造复杂性显著增加。制造复杂性直 接导致采用这种封装技术的芯片成本增加。

电气挑战： 信号完整性：逻辑晶圆到基板的互连：随着 数据速率的提高，由于 TSV 的寄生电容和电 感，互连的信号传输会变差。为了解决这个 问题，努力优化 TSV，以最大限度地降低电 容和电感。逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图性能瓶颈归因于互连的 寄生电阻和电容。 电源完整性：CoWoS 封装通常用于具有较高 数据切换率和较低工作电压的高性能应用。 这使得这些封装容易受到电源完整性挑战。

集成和良率挑战： 2.5D 和 3D 集成电路需要像任何其他集成电路 一样进行测试，以确保它们没有任何制造缺陷。 然而，测试 2.5D 或 3D 集成电路要困难得多， 因为每个晶圆芯片在安装到中介层之前都需要 单独测试，安装后还需要再次测试。除此之外， 硅通孔 (TSV) 也需要测试。最后，大型硅中介 层特别容易受到制造缺陷的影响，并可能导致 电气挑战： 产量损失。

散热挑战： 由于中介层和基板之间的热膨胀系数 (CTE) 不 同，CoWoS 封装会遇到散热问题。使用有机 中介层确实可以在一定程度上限制散热问题。 使用底部填充材料可以缓冲硅片和基板之间的 热失配，从而大大提高焊点的寿命。