CoWos技术优势、需求、 工艺流程、技术历程与未来展望分析

CoWos 技术是高端性能封装的主流方案。

全球各大厂对纷纷对先进封装技术注册独立商标。近年来，在先进封 装飞速发展的背景下，开发相关技术的公司都将自己的技术独立命名注册 商标，如台积电的 lnFO、CoWoS，日月光的 FoCoS，Amkor 的 SLIM、SWIFT， 三星的 I-Cube、H-Cube 以及 Intel 的 Foveros、EMIB 等。

台积电的 CoWos 技术是高端性能封装的主流方案之一。我们认为，随 着 2.5D 和 3D 封装解决方案变得越来越复杂，先进封装主要参与者的封装 组合也在增加。根据 Yole《High End Performance Packaging 2022》，高端性 能封装平台包括例如超高密度扇出型封装（UHD FO）、嵌入式硅桥 （Embedded Si Bridge）、硅中介层（Si Interposer）、三维堆栈内存（3D Stack Memory）以及 3D SoC 技术。嵌入式硅桥有两种解决方案： LSI（台积电） 和 EMIB（英特尔）。硅中介层技术包括台积电的 CoWoS、三星的 X-Cube 以及英特尔的 Foveros 等解决方案。EMIB 与 Foveros 的结合产生了 CoEMIB 技术，主要应用于英特尔的 Ponte Vecchio 平台。三维堆栈内存分为 三类,分别为 HBM、3DS 和 3D NAND 堆栈。

CoWoS 的主要优势是节约空间、增强芯片之间的互联性和降低功耗。 台积电（TSMC）的 CoWoS（Chip on Wafer on Substrate）是一项 2.5D 多芯 片封装技术,最早发布于 2011 年的《Advanced Reliability Study of TSV Interposers and Interconnects for the 28nm Technology FPGA》论文中。在过去 十年，CoWoS 封装已经经过了五代的发展。目前采用 CoWoS 封装的产品主 要分布于消费领域和服务器领域，包括英伟达、AMD 等推出的算力加速卡。 CoWoS 被应用于制造英伟达 GPU 所需要的工艺流程中，具备高技术 壁垒特点，目前需求较大。我们认为，CoWoS 封装技术具备高集成度、高 性能、芯片组合灵活性以及优秀稳定性与可靠性等特点，随着技术的不断进 步和市场需求的增长，CoWoS 封装技术有望在未来继续取得突破，并在多 重领域中得到应用。

CoWoS 目前市场需求较大，根据中国台湾电子时报报道，台积电订单 已满载，我们预计2024年供不应求的局面或将能得到逐步缓解；我们认为，受益于大模型百花齐放，算力需求快速攀升带动 HPC 增长，TSMC 产能不 足可能会导致 Nvidia、AMD 等 AI 芯片大厂将目光转向其他 OSAT 以解燃 眉之急，具备 2.5D 封装技术的国内封装大厂有望从中受益。根据 AnandTech 报道，2023 年采用 CoWoS 封装技术的单块 5148mm²面积大小系统级封装 （SiP）晶圆，若其应用于英伟达 H100 加速卡制造，则单块晶圆预估售价 将达到约 30,000 美元。

CoWoS 是台积电先进封装独立商标，为高性能计算应用提供一流性能 和高集成密度。根据中国台湾大学资料，CoWoS 是一种整合生产技术，先 将芯片通过 CoW（Chip on Wafer）的封装制程连接至硅晶圆，再把 CoW 与 基板相连接，整合成 CoWoS（Chip on Wafer on Substrate）。我们认为，CoWoS 作为一种共同封装 HBM 和逻辑芯片以获得训练和推理工作负载最佳性能 的重要封装方式，有望成为算力加速卡主流封装技术之一。 我们认为，目前主流解决方案为 CoWoS-S，随着算力加速卡需求持续 攀升，使用 CoWoS 封装技术的需求有望持续扩大。根据台积电官网，CoWoS 平台为高性能计算应用提供了同类最佳的性能和最高的集成密度。这种晶 圆级系统集成平台可提供多种插层尺寸、HBM 立方体数量和封装尺寸。它 可以实现大于 2 倍封装尺寸（或约 1,700 平方毫米）的中阶层，集成具有 四个以上 HBM2/HBM2E 立方体的领先 SoC 芯片。

CoWoS 工艺流程包含多项步骤，根据中国台湾大学资料，我们总结 CoWoS 封装流程可大致划分为三个阶段。在第一阶段，将裸片（Die）与中 介层（Interposer）借由微凸块（uBump）进行连接，并通过底部填充（Underfill）保护芯片与中介层的连接处。

在第二阶段，将裸片（Die）与载板（Carrier）相连接，根据艾邦半导 体网，封装基板（载板）是一类用于承载芯片的线路板，属于 PCB 的一个 技术分支，也是核心的半导体封测材料，具有高密度、高精度、高性能、小 型化及轻薄化的特点，可为芯片提供支撑、散热和保护的作用，同时也可为 芯片与 PCB 母板之间提供电气连接及物理支撑。在裸片与载板相连接后， 利用化学抛光技术（CMP）将中介层进行薄化，此步骤目的在于移除中介层 凹陷部分。

在第三阶段，切割晶圆形成芯片，并将芯片连结至封装基板。最后加上 保护封装的环形框和盖板，使用热介面金属（TIM）填补与盖板接合时所产 生的空隙。

我们认为，CoWoS 封装技术应用广泛，目前主要应用于高性能计算、 -通信网络、图像处理以及汽车电子等相关领域。我们认为，在高性能计算 领域，CoWoS 封装具备整合多个处理器芯片、高速缓存和内存于同一封装 中的能力，从而实现卓越的计算性能和数据吞吐量，这一特性在数据中心、 超级计算机和人工智能应用领域具有突出的重要性，目前 CoWoS 产品聚焦 于具备 HBM 记忆模块的高端产品。我们认为，目前随着 Ai 浪潮兴起，高 性能加速卡在需求端大幅上升，CoWoS 主要针对高性能计算（HPC）市场， 需求量较大。 CoWoS 布局三类条线，满足复杂需求。CoWoS 可细分为 S、R、LSI 三 类条线，分别为硅中介层（Si Interposer）、重布线层（RDL）与局部硅互联 技术（LSI）。 根据台积电官网，CoWoS-R 采用 InFO 技术并应用 RDL 中介层，以 提供芯片间的互连服务，重点应用于 HBM（高带宽内存）和 SoC 异构集 成中。RDL 中介层由聚合物和铜引线构成，具备一定的灵活性，并能够拓 展封装尺寸以满足更为复杂的功能需求。

CoWoS-R 技术的主要特点包括以下三方面。首先，RDL 互连器由多达 6L 层铜线组成，最小间距为 4um （线宽/间距为 2um）。第二，互连具有 良好的信号和电源完整性性能，路由线的 RC 值较低，可实现较高的传输 数据速率。共面 GSGSG 和层间接地屏蔽以及六个 RDL 互连提供了卓越 的电气性能。第三，RDL 层和 C4/UF 层因 SoC 与相应基板之间的 CTE 不匹配而提供了良好的缓冲效果。C4 凸块的应变能量密度大大降低。 CoWoS-L 在一定程度上融合了 CoWoS-S 和 InFO 技术的优势，以实 现高度灵活的集成。该方案采用中介层与局部硅互联（LSI）进行芯片间的 互连，同时利用 RDL 层实现电源和信号传输。该技术将进一步扩展至更大 的尺寸，以容纳更多芯片的集成。其特点包括能在高速传输中提供低损耗的 高频信号；以及能够在 SoC 芯片下面集成额外的元件。

目前 CoWoS 封装技术已经成为了众多国际厂商的优选，前景广阔。。 根据台积电，其于 2011 年推出了 2.5D Interposer 技术 CoWoS。2021 年台积 电发布第 5 代 CoWoS 技术，其晶体管数量是第 3 代的 20 倍。CoWoS 本身 的进化还体现在持续扩大硅中介层的面积，我们认为中介层越大，则能够容 纳的裸片数量也越多；根据电子工程专辑，台积电 CoWoS 封装可解决光刻 机可处理的极限尺寸（Reticle Limit）的问题。 根据台积电，2011 年首个 CoWoS 诞生，我们认为其为 FPGA、GPU 等 高性能产品的集成提供了新的解决方案。2016 年发布第二代 CoWoS 方案， 硅中介层尺寸大约是 1.5x reticle limit，并包含 4 个 HBM2，总容量为 16GB。 2019 年开发的第 4 代 CoWoS，装有一个逻辑芯片和 6 个 HBM2，总容量为 48GB（384Gbit），是第三代容量的 3 倍。

根据台积电，在 2021 年 ECTC 大会上，台积电展示的第五代 CoWoS 概念图是一枚由 11 个裸片组成的大型芯片。中间是两颗比较大的 SoC，以 及 1 颗较小的长条形裸片；四周用了 8 个 HBM2E 存储堆栈。

2021 年，台积电发布第 5 代 CoWoS 技术，效能大幅提升。根据《Wafer Level System Integration of the Fifth Generation CoWoS-S with High Performance Si Interposer at 2500mm2》，CoWoS-S5 通过将插层尺寸扩大到 3 倍 rectile limit（2500 mm²），可在单个插层上集成 3 个或更多逻辑芯片组 和 8 个 HBM。与上一代 CoWoS 相比，更大的尺寸与先进的节点顶层芯片 相结合，可多集成近 20 倍的晶体管和 2 倍的内存堆栈（从 4 个增加到 8 个）、CoWoS-S5 除了增加了硅中介层的尺寸外，还增加了部分新功能，以 进一步提高其电气和热性能。

第五代 CoWoS 使用全新 TSV 方案并增加中阶层面积。根据《Wafer Level System Integration of the Fifth Generation CoWoS-S with High Performance Si Interposer at 2500mm2》，第五代封装技术通过增加中介层面 积，使用了全新的 TSV 解决方案，以及更厚的铜连接线，有助于产品效能 大幅提升。在 CoWoS-S5 中，台积电采用 4 份全幅光罩（Mask）进行拼接 并通过 RDL 将光罩重合处的互联部分做到一致，通过拼接构成连续线路。 CoWoS-S5 引入新的金属堆栈、新的亚微米层（双镶嵌线路），以解决 信号完整性问题。根据上述论文，HBM2E 存储堆栈应用于本代 interposer 已得到验证，其传输速率为 3.2GT/s。未来将采用 HBM3，速率将提升至 4GT/。 CoWoS-S5 开发出了 5 层超低电阻互连的新金属方案，以支持 HBM3。新 方案将金属迹线片电阻和通孔接触电阻都降低了 50%以上，但最小线宽/空 间仍保持在亚微米以下，满足高密度布线的先决条件。在 CoWoS-S5，对良 品率模式进行了监测，没有发现电阻损失或漂移。此外，这种新的互连方案 还通过了电迁移（EM）、应力迁移（SM）和时间相关介质击穿（TDDB）测 试，没有出现任何故障。 高纵横比硅通孔（TSV）是硅互插技术中最关键的部分。根据上述论文， 它提供正面到背面的连接，并允许高速电信号从逻辑芯片直接传递到基板 和印刷电路板。但 TSV 在高频率下工作时会造成信号损耗和失真，原因是 其尺寸较大（深度约为 100 微米），所用材料也较多（埋在有损耗的硅基板 内）。CoWoS-S5 重新设计了 TSV，以尽量减少这种影响。对比已进行完优 化的CoWoS-S5 TSV与上一代产品的射频测量特性，第五代插入损耗（S21） 更低，从而改善了信号完整性。

CoWoS-S5 有两种热解决方案，分别是环型封装与带散热器的盖型封 装。根据上述论文，环型封装，裸片背面暴露在外，可与散热器直接接触； 带散热器的盖型封装，在盖和裸片之间插入热界面材料（TIM），以提供连 续的热界面。对于盖型封装方案，凝胶型 TIM 已使用了很长时间，工艺也 比较成熟。然而，3-10 W/K 的热导率和可靠性的覆盖退化无法满足 HPC 和人工智能领域的高功率要求。故在 CoWoS-S5 中，采用了新型非凝胶 TIM ，其导热系数大于 20 W/K，TIM 覆盖率达到 100%，在 TCG1000x、 uHAST264h 和 TSAM 测试后无明显衰减，可靠性测试后热阻衰减小于 10%。

我们认为，CoWoS 解决方案具备提供更高的存储容量和带宽的优势， 适用于处理存储密集型任务，如深度学习、5G 网络、节能的数据中心等。 除了扩展计算能力、输入/输出和 HBM 集成， CoWoS 技术还具备设计灵活性和更高的良率等优势，以支持先进工艺下的复杂特殊应用芯片设计。根据 台积电资料显示，在关键尺寸工艺指数（Critical Dimension Process Index） 方面与 ELK（Edge Liftoff Kirk）应力方面，CoWoS-S5 明显低于 FC 倒装封 装技术，较低的 CPI 值表示制造过程更接近设计要求，具有更高的精度和 一致性。