CoWoS封装技术类型、难点及发展历程回顾

实现多芯片封装、高密度互连。

CoWoS 通过 Interposer 中介层进行互联，实现多芯片封装、高密度互 连和功耗优化。2011 年，台积电认为摩尔定律开始面临困境，因此决定 在先进封装领域寻求突破。2012 年，台积电与赛灵思合作推出 Virtex-7 HT 系列 FPGA，采用的工艺是 CoWoS（Chip-on-Wafer-on-Substrate）。 CoWoS 是一种 2.5D 封装技术，先将芯片（如处理器、存储器等）通过 Chip on Wafer（CoW）的工艺与硅转接板连接，然后将 CoW 芯片与基 板（Substrate）连接，形成 CoWoS 结构，引入中介层是因为基板的最 小线宽较大，用硅转接板在中间做过渡，可以缩小线宽，进行高密度 I/O 的互连。CoWoS 技术采用了 TSV、μBump 和 RDL 技术，该封装方法 使得多颗芯片可被集成在一起，制造出体积小、功耗低、高密度互连的 封装。

CoWoS 封装技术主要分为 CoWoS-S、CoWoS-R、CoWoS-L。 1）CoWoS-S（Silicon）：最早被广泛采用的一种 CoWoS 技术。 它采用硅中介层实现芯片之间的重分布层（RDL）连接，是目前最 为成熟的 CoWoS 技术。 2）CoWoS-R（RDL）：使用高密度 I/O 的 RDL 层作为转接板，灵 活性高，相较于 CoWoS-S 技术，成本更低。 3）CoWoS-L（Local）：是 CoWoS 技术的扩展版，成本和性能上 处于 CoWoS-R 和 CoWoS-S 之间，针对需要更大规模集成的应用 场景。在硅中介层（-S）和有机中介层（-R）之间，增加了硅桥连 接相邻芯片边缘的（超短距离）互连。这些硅片嵌入在有机基板中， 既提供了高密度的超短距离连接（具有紧凑的线间距），又具备有机 基板上（粗线和层板）的互连和电力分配特性。

CoWoS 技术核心难点：Si Interposer——需要使用晶圆前道制程的设 备，技术成本高。1）Si Interposer 实现高密度互联：转接板主要包括基底和 RDL，其上 层 RDL 通过 Bump 与元器件相连，下层 RDL 通过普通 Bump 与基板相 连。转接板作为元器件和基板之间的桥梁，通过 RDL 层实现对高密度 I/O 的再分布，降低对小节距 Bump 的要求，通过 TSV 可以将高密度 I/O 在转接板背面进行再分布，缩短芯片与电路板的互连长度，减小功耗和 延迟。在 Si 转接板上，TSV 孔径为 10μm，深宽比达 20 以上，RDL 线 宽可达 1μm 以下。此外硅转接板还具有提高集成度、异质集成等优点。

2）Si Interposer 的制造存在着许多制约因素和难点： ①成本高。目前只在少数高端产品中实现量产。如前文所述，Si Interposer 的制作流程包括了 TSV 电镀、多余铜去除、减薄、临时键合 /解键合等一系列工艺，流程复杂，周期长。这些工艺需要使用晶圆代工 厂的设备，技术成本高，因此晶圆代工厂具有天然优势，而 OSAT 厂还 未广泛使用。 ②工艺技术难。由于需要做到高密度互联，TSV 通孔孔径小，深宽比通 常达到 10:1，通孔的全填充电镀技术难度大，工艺不够成熟。此外，为 了集成更多芯片，interposer 的面积越来越大，而光刻掩膜版的曝光尺寸 极限约 858mm²，因此，需要光罩拼接技术突破掩膜版限制，增大 Interposer 面积。台积电 CoWoS-S 使用了晶圆代工厂的光刻技术和大 马士革工艺制作亚微米级金属层，RDL 的 L/S（线宽/线间距）达 0.4μ m/0.4μm。

CoWoS 发展历程：从技术角度来看，CoWoS 在面积、晶体管数量与内 存提升上不断改进。通过光罩拼接技术持续扩大中介层面积，集成更多晶体管：CoWoS 使用的是硅制造技术，遵守光罩限制的原则，2011 年台积电开发出 的第一代 CoWoS-S 硅中介层最大面积为 775mm²，已经接近掩膜 版的曝光尺寸极限（858mm²），对此，台积电研发出光罩拼接技术 突破了该瓶颈，光罩拼接即两个光罩组合，产生重合部分的 RDL 互 联需做到一致。突破光罩限制后，2014 年台积电第二代 CoWoS-S 产品的硅中介层面积达到 1150mm²，第三代/第四代/第五代/第六代 硅中介层面积分别为 1245mm²、1660mm²、2500mm²、3320mm²， 对应的集成芯片数量分别为 1 个 soc+4 个 HBM（内存 16GB）、1 个soc+6个HBM（内存48GB）、2个soc+8个HBM（内存128GB）、 2 个 soc+12 个 HBM。硅转接板面积不断增加，便于集成更多元器 件，从第三代开始，CoWoS 由同质集成转变为异质集成。第五代芯 片不仅对逻辑与内存进行了改进，还针对硅中介层的 RDL、TSV 进 行改进，在硅中介层加入了 eDTC（嵌入式深沟槽电容器）以进一 步稳定电源系统。在应用上，赛灵思高端 FPGA“XCVU440”采用 了第二代 CoWoS，英伟达 GP100 采用了第三代 CoWoS，英伟达 A100、H100 采用第四代 CoWoS。

从应用层面来看，已应用于 HPC、AI 领域多款高性 能芯片中。CoWoS 技术得到英伟达、AMD 等科技巨头使用。第一代 CoWoS 封装技术被赛灵思高端 FPGA 采用，FPGA“7V2000T”配备四个 FPGA 逻辑芯片;第二代 CoWoS 于 2015 年被赛灵思高端 FPGA“XCVU440”采用，配备了三个 FPGA 逻辑芯片；第三代 CoWoS 则在 2016 年被英伟达高端 GPU“GP100”采用，配备了 4 个 16GB 的 HBM2 模块和大容量的 DRAM 和 GPU 高速连接。第四代 CoWoS 在 2020 年被英伟达 A100 GPU 系列产品使用，将 1 颗英伟达 A100 GPU 芯片和 6 个三星的 HBM2 集成在一个约 1700mm2 的无源转接板上。目前英伟达 P100、V100 和 A100 等 数据中心 GPU 使用的都是 CoWoS-S 技术。此外，Broadcom、 Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、 AMD Vega、Intel Spring Crest 和 Habana Labs Gaudi 均使用了 CoWoS 技术。台积电表示，2020 年 TOP 500 超算中有超过一半 的算力来自基于 CoWoS-S 封装技术的芯片。CoWoS 的一大重要 应用场景就是 HPC、AI 领域中需要大规模堆砌算力、存储资源的 芯片。

主流 2.5D 封装技术：台积电 CoWoS、英特尔的 EMIB 及三星的 I-Cube， CoWoS 是唯一大批量使用的技术。目前市场上的 2.5D 封装主要有台积 电的 CoWoS、英特尔的 EMIB 及三星的 I-Cube：1）英特尔 EMIB：英 特尔推出的 EMIB 封装技术与台积电 CoWoS 的区别在于没有 TSV， EMIB 是指在有机基板中埋入超薄的高密度硅桥，实现芯片间两两互连。 与硅中介层（interposer）相比，EMIB 硅片具有面积更小、更灵活、更 经济的优点，但是裸晶多且对互连要求高的产品不适合用 EMIB。目前 EMIB 主要应用于自家产品上。2）三星 I-Cube：三星也有类似于 CoWoSS 的 I-Cube 技术，目前有硅转接板、硅嵌入结构两种方案，产量较小。 目前第四代 I-Cude 已量产，可以封装逻辑芯片和 4 个 HBM。I-Cude 技 术应用较少，目前主要采用这种封装技术的是百度 AI 昆仑芯片。虽然市 场上有英特尔的 EMIB 及三星的 I-Cube 2.5D 封装技术，但 CoWoS 是唯一一种大批量使用的技术，绝大部分领先的数据中心 GPU 都由台积 电在 CoWoS 上封装。