TSV结构、工艺及成本分析

先进封装垂直互联关键工艺。

TSV 技术是 2.5D/3D 封装的关键工艺之一。中介层是 2.5D 封装关键特点之一， 其作用是连接多个芯片，目前主要采用硅基材料制造。通过在 DRAM、CPU、SoC 等 芯片之间引入硅中介层，可以实现高速运算和数据交流，同时降低功耗，提高效 率。在常见的 2.5D 封装技术中，硅中介层集成了 TSV，芯片通常通过 MicroBump （微凸块）与中介层相连接。中介层通过 Bump 与基板连接。而 TSV 则是连接中 介层上下表面电气信号的通道。TSV 在 3D 结构中同样必不可少。

依据 TSV 通孔生成的阶段 TSV 工艺可以分为：1）Via-First；2）Via-Middle； 3）Via-Last。 1）Via-First 指的是 TSVs 在 FEOL 工艺（例如晶体管）之前制造。Via-First 由 于是在器件制造之前进行通孔工艺，因此可以使用高温工艺来制造绝缘层，其劣 势在于填充通孔的材料受限，由于后续晶体管制造过程中会有高温的环节，此时 如果填充材料为铜的时候，铜会很容易扩散到硅材料中。 2）Via-Middle 指的是 TSVs 在 FEOL 之后，BEOL（例如金属层）之前制备，这种 工艺由于晶圆厂在设备能力方面具备优势，晶圆厂通常也会制造，但也有部分 OSAT 厂商可以完成这一工艺。Via-Middle 的优势在于可以实现较小的 TSV 结构 间距，再布线层通道阻塞小以及 TSV 结构电阻也会较小，其劣势主要在于它必须 适合产品器件性能要求这样才不会干扰器件，并且也不会干扰相邻的布线层。 3）Via-Last 指的是 TSVs 在 FEOL，MOL 和 BEOL 工艺之后制造 TSV，Via-Last（从 晶圆正面）的方式由于在刻蚀的时候除了刻蚀硅之外，还需刻蚀整个电介质层， 以及会阻塞布线通道，因此较少被使用。Backside Via-Last 从晶圆背面进行通 孔，可以简化工艺流程，背面后通孔工艺被广泛用于图像传感器和 MEMS 器件。

TSV 工艺主要包括深硅刻蚀形成微孔，再进行绝缘层、阻挡层、种子层的沉积， 深孔填充，退火，CMP 减薄，Pad 的制备叠加等工艺技术。

TSV 为 HBM 及 3D 封装核心工艺，成本占比接近 30%。我们以 4 层存储芯片和一层 逻辑裸芯进行 3D 堆叠的成本为例进行分析，考虑了 99.5%和 99%两种键合良率的 情形，TSV 形成和显露的成本占比合计分别为 30%和 28%，超过了前/后道工艺的 成本占比，是 HBM 的 3D 封装中成本占比最高的部分。

TSV 通孔填充对性能至关重要，铜为主流填充材料。TSV 加工流程包括孔成型、 沉积绝缘层、减薄、电镀、CMP 等。其中，TSV 的通孔填充技术难度较大，会直接 影响电学性能和可靠性。铜凭借其超低电阻率和成本，被认为是最合适的填充材 料。目前电镀设备的主要供应商包括安美特、东京电子、Ebara 等。电镀液的供 应商包括陶氏、安美特等。

TSV 成本结构中通孔填充占比 25%，先进封装驱动电镀市场持续增长。TSV 工艺 中，通孔蚀刻占比最高，为 44%，其次为通孔填充和减薄，分别为 25%和 24%。 TECHCET 预计先进封装和高端互联应用中，电镀材料全球市场规模 2022 年接近 10 亿美元，到 2026 年预计超过 12 亿美元，市场规模增长主要系先进封装结构中 RDL、TSV 和 copper pillar 的用量增加。

电镀液稳定性对通孔填充的良率有直接影响。电镀液中有机添加剂的分解会产生 不良的副产物，从而导致通孔中出现空隙，影响导电性能。通孔的填充时间约为 40 分钟，但高度仅为 100um，因此对镀铜速率和沉积位置的控制非常重要，这一 点是靠电镀液添加剂实现的。

HBM 需要进行 KGSD（Known Good Stacked Die）测试，拉动测试需求。传统的 DRAM 测试流程包括晶圆级和封装级测试，晶圆级测试由老化测试、冷/热测试和 修复组成，而 HBM 需要进行额外的预键合测试，以检测电路中的缺陷。除此以外， 针对 HBM 中的 TSV、散热问题均需要进行额外的测试，而 HBM 底部的 Base die 也需要进行逻辑芯片的测试，测试需求相较于传统 DRAM 大幅增加。且由于 HBM 的 I/O 密度远大于 DRAM，测试方案也需要重新开发。