CPU生产的工艺过程包括哪些环节？节能技术有哪些？

CPU 生产的工艺过程包括硅原料提纯、切割晶圆、影印、蚀刻、重复和分 层、封装、测试。

1.CPU 生产的工艺过程

硅提纯是将原材料硅熔化，放进石英熔炉并加入晶种，以形 成单晶硅。

切割晶圆是将硅锭造整型成圆柱体再切割成片状的晶圆。一般来说， 晶圆切得越薄，相同量的硅材料能够制造的 CPU 成品就越多。

影印是用紫外线 通过印着 CPU 复杂电路结构图样的模板照射硅基片，被紫外线照射的地方光阻 物质溶解，不需要被曝光的区域被遮罩遮蔽。

蚀刻使用的是波长很短的紫外光 并配合大镜头，短波长的光透过石英遮罩的孔照在光敏抗蚀膜上，使之曝光， 曝光的硅将被原子轰击，使得暴露的硅基片局部掺杂，从而改变区域导电状态， 以制造出 N 井或 P 井。

重复、分层是加工新的一层电路，再次生长硅氧化物， 然后沉积一层多晶硅，涂敷光阻物质，重复影印、蚀刻过程，得到含多晶硅和 硅氧化物的沟槽结构，重复多遍即可形成一个 3D 的结构。

封装是将晶圆形态的 CPU 封入一个陶瓷的或塑料的封壳中，以便被安装到电路板上。

最后是对 CPU 进行多次测试，以检查是否出现差错，以及这些差错出现的步骤。

2.生产环节的节能技术

先进工艺制程

制程是指特定的半导体制造工艺及其设计规则。不同的制程意味着不同的 电路特性。通常，制程节点越小意味着晶体管越小、速度越快、能耗表现越好。 我们常说的 7nm，3nm 等，是指的晶体管内部控制电子流动的栅极长度。一个晶 体管是由源极(source)、漏极(Drain)、栅极(Gate)组成，电流从源极经栅极流 向漏极，就代表晶体管导通，栅极就是控制导通与否的开关。而先进的制程就 是将这个开关做的尽量窄，当栅极做窄之后，所需要的控制电压对应也会降低， 从而整体降低了晶体管开关的功耗以及发热问题。目前，Intel 仍在使用 14nm 工艺，AMD 则使用了更为先进的 GlobalFoundries 的 12nm 工艺和台积电的 7nm 工艺。采用 7nm 技术意味着 AMD 可以构建更廉价、更快、更密集的芯片，集成 更多核心的同时依然保持功耗在特定的范围内。

先进封装技术

随着集成电路的集成度和复杂度不断提高，传统的片上系统（System on Chip，SoC）的设计和制造费用急剧攀升，导致摩尔定律难以维持，先进封装技 术 chiplet 受到更多人的重视，该技术具有高效率、规模化程度高的特点，可 以在降低生产成本的同时，提高芯片运转过程的工作速度。

Chiplet 技术是 SoC 集成发展到一定程度之后的一种新的芯片设计方式， 它通过将 SoC 分成较小的裸片，再将这些模块化的小芯片（裸片）互联起来， 采用新型封装技术，将不同功能不同工艺制造的小芯片封装在一起，成为一个 异构集成芯片。目前，各芯片厂家针对 Chiplet 技术都有一定研究。

Intel 公司 2019 年利用一种名为 Foveros 的芯片互连方法，推出了 3D CPU 平台，为 CPU 处理器引入 3D 堆叠设计，可以实现芯片上堆叠芯片，而且能 整合不同工艺、结构、用途的芯片。

AMD 公司第一代 EPYC 有一到四个同构的处理器芯片，通过增减 CPU 数量 和缓存的容量划分不同的产品型号，2019 年开始使用 chiplet 生产第二代 EPYC （Rome）采用了异构设计，将 CPU 和缓存与所有的包括存储器控制器的 I/O 功 能分离，8 个 CPU 通过 Infinity Fabric 技术与位于中央的 I/O 芯片相连。第 二代 EPYC 计算复杂芯片的 86%采用 CPU 和 L3 SRAM 存储器，使用了 7nm 技术、 模拟电路和 I/0 单元，是高性能台式机和服务器处理器的重要代表。目前，AMD 使用的技术叫做“3D V-Cache”(3D 堆叠技术)，是在微凸点 3D(Micro Bump 3D) 技术的基础上，结合硅通孔(TSV)，应用了混合键合技术(Hybrid Bonding)的理 念，最终使得微凸点之间的距离只有 9 微米。

台积电将其前端芯片堆叠技术和后端封装技术整合到一个新的系统级集成 项目中，并注册为 3D Fabric。在前端，台积电同时提供圆片上芯片（chipon-wafer，CoW）和圆片上圆片（wafer-on-wafer，WoW），即集成芯片上系统 (SoIC)。在后端，台积电的 LSI(局部硅互连)类似于 Intel 的 EMIB 或嵌入式多 芯片互连桥。

日前，Intel、AMD、ARM、高通、台积电、三星、日月光、谷歌、Meta、 微软等行业巨头成立 Chiplet 标准联盟，制定了通用 Chiplet 的高速互联标准“Uni-versal Chiplet Interconnect Ex-press”（以下简称“UCIe”），旨 在共同打造 Chiplet 互联标准、推进开放生